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VHDL/FPGA/Verilog资源文件大小：3 K

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VHDL/FPGA/Verilog

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2016-08-17 20:53

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控制模块是频率计的核心所在,具有如下所述功能：对输入数据判断并输出档位信号； ——10KHZ最高位为1010，换高档，最低位为0000，小数点不亮，表无信号； ——100KHZ最高位为1010，换高档，最高位为0000，换低档测试； ——1MHZ、10MHZ同100KHZ测试档。针对不同的档位输出不同的时基信号； ——100ms时基信号，用于10KHZ档位测量 ——10ms时基信号，用于100KHZ档位测量 ——1ms时基信号，用于1MHZ档位测量 ——0.1ms时基信号，用于10MHZ档位测量

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