正弦信号发生器程序,用VERILOG写出。

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  上传时间： 2013-12-10

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  上传时间： 2014-01-13

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  上传时间： 2013-12-09

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  资源简介：这是我用VERILOG写的DES加解密程序,准确的说这是一份实验报告,里面不但有程序还有简单的注释[主要是针对仿真的波形的],我主要写的是主控部分,密钥生成部分参考了下版原康宏的程序.该程序即可加密也可解密,选用CycloneII器件即能跑到100Mhz以上.

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  标签： FPGA 三相 正弦信号发生器

  上传时间： 2013-06-15

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