电路原理图 VHDL/FPGA/Verilog 人工审核无毒

基于MATLAB/DSP Build可控信号发生器

所属分类 VHDL/FPGA/Verilog
文件大小 292 K
文件格式 RAR 文件
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资料详细技术说明

基于MATLAB/DSP Build可控信号发生器,由Matlab建模综合,并生成VHDL代码,由Quartus编译通过.

压缩包内文件清单(共 12 个文件)

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1 FILE
sinout.tan.summary 1.7 KB
包内组件
2 FILE
sinout.vec 5.1 KB
包内组件
3 FILE
sinout_quartus.tcl 3.2 KB
包内组件
4 FILE
tb_sinout.tcl 3.2 KB
包内组件
5 FILE
sinout.qpf 902 B
包内组件
6 FILE
sinout.sof 274.9 KB
包内组件
7 FILE
sinout.qws 267 B
包内组件
8 FILE
sinout.flow.rpt 5.2 KB
包内组件
9 FILE
sinout.vhd 6.4 KB
包内组件
10 FILE
sinout.done 26 B
包内组件
11 FILE
matlab.mdi 15.1 KB
包内组件
12 FILE
sinout.csf.rpt
包内组件

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