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This Verilog HDL description implements a UART Version 1.1 : Original Creation 2.1 : added commen

VHDL/FPGA/Verilog 4 K 81 次下载 2016-05-27

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RAR

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4 K

资源分类

VHDL/FPGA/Verilog

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2016-05-27 00:34

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