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电路原理图 VHDL/FPGA/Verilog 人工审核无毒

利用xilin实验仪完成一个可以计时的数字时钟

所属分类 VHDL/FPGA/Verilog
文件大小 80 K
文件格式 RAR 文件
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资料详细技术说明

利用xilin实验仪完成一个可以计时的数字时钟，显示范围位00.00～59.59，且该时钟应该具有暂停计时，清零灯功能。

压缩包内文件清单（共 12 个文件）

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1 FILE
clock.gyd 1 KB
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2 FILE
clock.jid 46 B
包内组件
3 FILE
clock.xst 412 B
包内组件
4 FILE
clock._prj 112 B
包内组件
5 FILE
clock.ngd 95.9 KB
包内组件
6 FILE
_cpldfit.rsp 124 B
包内组件
7 FILE
clock.pnx 1.1 KB
包内组件
8 FILE
clock.bld 7.8 KB
包内组件
9 FILE
__clock_2prj_exewrap.rsp 111 B
包内组件
10 FILE
clock.vm6 357.2 KB
包内组件
11 FILE
__impact.rsp 57 B
包内组件
12 FILE
last_used.ucf 388 B
包内组件

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