数字钟的实现 - 免费下载

VHDL/FPGA/Verilog资源文件大小：1793 K

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文件格式

RAR

所属分类

VHDL/FPGA/Verilog

上传用户

xushenghao001

上传时间

2015-10-17 00:04

文件大小

1793 K

所需积分

2 积分

推荐指数

⭐⭐⭐⭐⭐ (5/5)

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资源简介

数字钟的实现，由LCD动态显示，VHDL语言实现

源码文件列表

📂 共 271 个源码文件点击文件名可在线查看源代码

1 📄

min.cmd_log

大小: 55 B

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2 📄

digclk.bgn

大小: 5.03 KB

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3 📄

clock.mcs

大小: 64 KB

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4 📄

s59_tw.vhw

大小: 5.43 KB

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5 📄

digclk.ngr

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6 📄

trce.xmsgs

大小: 731 B

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7 📄

ngdbuild.xmsgs

大小: 367 B

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8 📄

par.xmsgs

大小: 1.49 KB

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9 📄

map.xmsgs

大小: 1.55 KB

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10 📄

bitgen.xmsgs

大小: 367 B

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11 📄

xst.xmsgs

大小: 4.14 KB

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12 📄

fpq1s.sym

大小: 485 B

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13 📄

pepextractor.prj

大小: 20 B

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14 📄

fpq_sound.prj

大小: 26 B

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15 📄

digclk.stx

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