一个很不错的例子,实现的是4bit的加减乘除,用modelsim做的仿真. - 免费下载
VHDL/FPGA/Verilog资源
文件大小：34 K
📂 共 1 个源码文件 点击文件名可在线查看源代码
温馨提示：点击文件名或"查看源码"按钮可在线浏览源代码，支持语法高亮显示。