基于FPGA 的异步FIFO设计，存储器宽度和深度可任意更改，含有时钟同步模块和格雷码计数
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FILE
_info
611 B
包内组件
2
FILE
verilog.asm
21 KB
包内组件
3
FILE
_primary.dat
1.5 KB
包内组件
4
FILE
_primary.vhd
848 B
包内组件
5
FILE
t_fifo_buffer.v
1.6 KB
包内组件
6
FILE
fifo_syn.cr.mti
529 B
包内组件
7
FILE
vsim.wlf
40 KB
包内组件
8
FILE
fifo_syn.mpf
24 KB
包内组件
9
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fifo_buffer.v
2 KB
包内组件
10
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verilog.asm (子目录 #2)
17.6 KB
包内组件
11
FILE
_primary.dat (子目录 #2)
1.4 KB
包内组件
12
FILE
_primary.vhd (子目录 #2)
226 B
包内组件