FPGA实现RS-232串口收发的Verilog程序，已经调通。
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FILE
wb_master_model.v
5.6 KB
包内组件
2
FILE
spi_slave_model.v
3.6 KB
包内组件
3
FILE
tb_spi_top.v
12.4 KB
包内组件
4
FILE
timescale.v
23 B
包内组件
5
FILE
spi_shift.v
9.2 KB
包内组件
6
FILE
spi_top.v
12.2 KB
包内组件
7
FILE
spi_defines.v
6.2 KB
包内组件
8
FILE
spi_clgen.v
5 KB
包内组件
9
FILE
sim.fl
49 B
包内组件
10
FILE
run_sim
3.1 KB
包内组件
11
FILE
rtl.fl
34 B
包内组件