VHDL4选1数据选择器 - 免费下载
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资源简介
VHDL编写的4选一数据选择器
entity mux41a is
port(a,b:in
std_logic;
s1,s2,s3,s4:in std_logic;
y:
out std_logic);
end entity mux41a;
architecture one of mux41a is
signal ab:std_logic_vector(1 downto 0);
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