💻 基于Quartus II FPGA/CPLD数字系统设计实例（VHDL源代码文件） - 源码文件列表

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源码文件总数： 50 个
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序号
文件名
文件大小
操作
6601
📄 any_div_1.sld_design_entry_dsc.sci
0 B
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6602
📄 any_div_1.asm.qmsg
1.78 KB
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6603
📄 any_div_1.tan.qmsg
64 KB
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6604
📄 any_div_1.sgdiff.cdb
0 B
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6605
📄 any_div_1.rtlv_sg_swap.cdb
0 B
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6606
📝 any_div_1.cbx.xml
0 B
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6607
📄 any_div_1.sim.rdb
0 B
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6608
📄 any_div_1.sim_ori.vwf
15.05 KB
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6609
📄 any_div_1.hif
646 B
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6610
📄 any_div_1.syn_hier_info
0 B
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6611
📄 any_div_1.cmp.logdb
4 B
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6612
📄 any_div_1.eco.cdb
0 B
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6613
📄 any_div_1.map.logdb
4 B
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6614
📄 any_div_1.cmp.kpt
209 B
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6615
📄 any_div_1.map.hdb
0 B
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6616
📄 any_div_1.cmp.hdb
0 B
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6617
📄 any_div_1.cmp.tdb
0 B
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6618
📄 any_div_1.cmp0.ddb
0 B
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6619
📄 any_div_1.rtlv.hdb
0 B
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6620
📄 wed.zsf
90 B
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6621
📄 any_div_1.cmp.rdb
0 B
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6622
📄 any_div_1.sim.qmsg
8.18 KB
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6623
📄 any_div_1.fit.qmsg
32.39 KB
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6624
📄 any_div_1.map.qmsg
2.92 KB
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6625
📄 any_div_1.sld_design_entry.sci
0 B
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6626
📄 any_div_1.signalprobe.cdb
0 B
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6627
📄 any_div_1.cmp.cdb
0 B
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6628
📄 any_div_1.fit.summary
493 B
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6629
📄 any_div_1.map.rpt
17.4 KB
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6630
📄 any_div_1.fit.rpt
64 KB
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6631
📄 any_div_1.vhd
1.4 KB
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6632
📄 add4.fit.summary
585 B
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6633
📄 add4.sim.rpt
10.31 KB
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6634
📄 add4.map.summary
445 B
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6635
📄 add4.asm.rpt
6.84 KB
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6636
📄 add4.fit.rpt
64 KB
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6637
📄 add4.sof
0 B
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6638
📄 add4_assignment_defaults.qdf
26.52 KB
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6639
📄 add4.dpf
239 B
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6640
📄 add4.pin
19.21 KB
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6641
📄 add4.qpf
900 B
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6642
📄 add4.qws
682 B
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6643
📄 add4.bsf
2.08 KB
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6644
📄 add4.map.rpt
14.95 KB
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6645
📄 add4.flow.rpt
4.42 KB
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6646
📄 add4.tan.summary
711 B
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6647
📄 add4.(0).cnf.hdb
0 B
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6648
📄 add4.syn_hier_info
0 B
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6649
📄 add4.pss
0 B
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6650
📝 add4.cbx.xml
0 B
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