💻 《ALTERA FPGACPLD高级篇》LogicLock设计实例 - 源码文件列表

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源码文件总数： 24 个
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序号
文件名
文件大小
操作
251
📄 fir_top(17).cnf.hdb
0 B
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252
📄 fir_top(11).cnf.hdb
0 B
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253
📄 fir_top(12).cnf.cdb
0 B
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254
📄 fir_top(21).cnf.hdb
0 B
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255
📄 sadd_lpm.esf
74 B
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256
📄 fir_top.map.rpt
43.41 KB
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257
📃 sim_res.txt
574 B
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258
📄 fir_top.qpf
1.53 KB
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259
📄 fir_top_sim.vhd
1.12 KB
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260
📄 fir_top_coef_2.mif
411 B
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261
📄 fir_top_coef.mif
838 B
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262
📄 fir_top_coef_1.hex
5.76 KB
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263
📄 fir_top.cmp
1.7 KB
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264
📄 zero.mif
378 B
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265
📄 fir_top_sim.v
525 B
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266
📃 coef_log.txt
183 B
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267
📄 fir_top_tb.m
5.07 KB
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268
📃 fir_top_coef_lst_f.txt
1.51 KB
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269
📄 lockit.qws
676 B
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270
📄 lockit.pin
64 KB
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271
📄 fir_top_coef_2.mif
411 B
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272
📄 lockit.map.eqn
64 KB
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273
📄 lockit.qsf
64 KB
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274
📄 cmp_state.ini
2 B
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