💻 基于FPGA的多功能数字钟的设计与实现 内附有详尽的Verilog HDL源码 - 源码文件列表

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源码文件总数： 50 个
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序号
文件名
文件大小
操作
151
📄 stopwatch.db_info
136 B
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152
📄 stopwatch.vwf
3.39 KB
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153
📄 stopwatch.map.rpt
9.75 KB
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154
📄 stopwatch.fit.summary
341 B
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155
📄 stopwatch.qws
816 B
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156
📄 stopwatch.pof
0 B
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157
📄 cmp_state.ini
2 B
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158
📄 stopwatch.bsf
2.52 KB
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159
📄 fdiv.sim.rpt
4.29 KB
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160
📄 fdiv.tan.summary
1014 B
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161
📄 fdiv.qpf
1.52 KB
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162
📄 fdiv.vwf
3.26 KB
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163
📄 fdiv.pin
13.11 KB
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164
📄 fdiv.map.summary
258 B
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165
📄 fdiv.v
693 B
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166
📄 fdiv.fit.summary
335 B
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167
📄 fdiv.pof
0 B
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168
📄 fdiv.fit.eqn
64 KB
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169
📄 fdiv.qws
764 B
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170
📄 fdiv.map.rpt
12.41 KB
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171
📄 fdiv.bsf
2.53 KB
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172
📄 fdiv.map.eqn
64 KB
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173
📄 fdiv.flow.rpt
3.9 KB
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174
📄 fdiv.sld_design_entry_dsc.sci
0 B
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175
📄 fdiv.db_info
136 B
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176
📄 fdiv.asm.qmsg
1.06 KB
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177
📄 fdiv.cmp.cdb
0 B
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178
📄 fdiv.sgdiff.hdb
0 B
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179
📄 fdiv.(0).cnf.cdb
0 B
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180
📄 fdiv.eco.cdb
0 B
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181
📄 fdiv.sim.vwf
3.8 KB
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182
📄 fdiv.pre_map.cdb
0 B
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183
📄 fdiv.(0).cnf.hdb
0 B
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184
📄 fdiv.(3).cnf.cdb
0 B
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185
📄 fdiv.(4).cnf.cdb
0 B
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186
📄 fdiv_cmp.qrpt
0 B
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187
📄 fdiv.rtlv_sg.cdb
0 B
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188
📄 fdiv.rtlv.hdb
0 B
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189
📄 fdiv.pre_map.hdb
0 B
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190
📄 fdiv.(3).cnf.hdb
0 B
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191
📄 fdiv.(1).cnf.hdb
0 B
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192
📄 fdiv.map.qmsg
1.02 KB
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193
📄 fdiv.sld_design_entry.sci
0 B
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194
📄 fdiv.(2).cnf.hdb
0 B
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195
📄 fdiv.cmp.hdb
0 B
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196
📄 fdiv.sim.hdb
0 B
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197
📄 fdiv.map.hdb
0 B
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198
📄 fdiv.tan.qmsg
25.58 KB
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199
📄 fdiv.syn_hier_info
0 B
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200
📄 fdiv.cmp0.ddb
0 B
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