💻 基于FPGA的多功能数字钟的设计与实现 内附有详尽的Verilog HDL源码 - 源码文件列表

返回资源详情页
源码文件总数： 50 个
点击文件名或"查看源码"按钮可在线浏览
序号
文件名
文件大小
操作
601
📄 timeset.fit.eqn
14.34 KB
查看源码
602
📄 timeset.fit.summary
341 B
查看源码
603
📄 timeset.map.cdb
0 B
查看源码
604
📄 timeset.hif
2.72 KB
查看源码
605
📄 timeset.db_info
136 B
查看源码
606
📄 timeset.map.hdb
0 B
查看源码
607
📄 timeset.eds_overflow
3 B
查看源码
608
📄 timeset.(0).cnf.cdb
0 B
查看源码
609
📄 timeset_cmp.qrpt
0 B
查看源码
610
📄 timeset.rtlv.hdb
0 B
查看源码
611
📄 timeset.cmp0.ddb
0 B
查看源码
612
📄 timeset.sim.vwf
29.8 KB
查看源码
613
📄 timeset.cmp.ddb
0 B
查看源码
614
📄 timeset.sgdiff.hdb
0 B
查看源码
615
📄 timeset.(1).cnf.hdb
0 B
查看源码
616
📄 timeset.sim.qmsg
1.3 KB
查看源码
617
📄 timeset.hier_info
3.2 KB
查看源码
618
📄 timeset.pre_map.hdb
0 B
查看源码
619
📄 timeset.(1).cnf.cdb
0 B
查看源码
620
📄 timeset.cmp.cdb
0 B
查看源码
621
📄 timeset.psp
0 B
查看源码
622
📄 timeset.fit.qmsg
1.37 KB
查看源码
623
📄 timeset.sim.rdb
0 B
查看源码
624
📄 timeset.(0).cnf.hdb
0 B
查看源码
625
📄 timeset.cmp.tdb
0 B
查看源码
626
📄 timeset.rtlv_sg_swap.cdb
0 B
查看源码
627
📄 timeset.sim.hdb
0 B
查看源码
628
📄 timeset.cmp.rdb
0 B
查看源码
629
📄 timeset.map.qmsg
1.02 KB
查看源码
630
📄 timeset.eco.cdb
0 B
查看源码
631
📄 timeset.rtlv_sg.cdb
0 B
查看源码
632
📄 timeset_sim.qrpt
0 B
查看源码
633
📄 timeset.sld_design_entry.sci
0 B
查看源码
634
📄 timeset.cmp.hdb
0 B
查看源码
635
📄 timeset.asm.qmsg
1.08 KB
查看源码
636
📄 timeset.syn_hier_info
0 B
查看源码
637
📄 timeset.tan.qmsg
45.81 KB
查看源码
638
📄 timeset.pre_map.cdb
0 B
查看源码
639
📄 timeset.sld_design_entry_dsc.sci
0 B
查看源码
640
📄 timeset.sgdiff.cdb
0 B
查看源码
641
📄 timeset.qpf
1.52 KB
查看源码
642
📄 timeset.qsf
2.39 KB
查看源码
643
📄 timeset.fit.rpt
64 KB
查看源码
644
📄 cmp_state.ini
2 B
查看源码
645
📄 main.vwf
9.62 KB
查看源码
646
📄 time_mux.v
1.26 KB
查看源码
647
📄 alarmclock.v
2.99 KB
查看源码
648
📄 main.tan.rpt
64 KB
查看源码
649
📄 main.tan.summary
2.93 KB
查看源码
650
📄 main.map.rpt
64 KB
查看源码
共 24 页 / 1184 个文件 | 前往 页