在理论模型的基础上探讨了电子势垒的形状以及势垒形状随外加电压的变化, 并进行定量计算, 得出隧穿电压随杂质掺杂浓度的变化规律。所得结论与硅、锗p-n 结实验数据相吻合, 证明了所建立的理论模型在定量 研究p-n 结的隧道击穿中的合理性与实用性。该理论模型对研究一般材料或器件的隧道击穿具有重要的借鉴意义。
上传时间： 2013-10-31
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摘要: 介绍了时钟分相技术并讨论了时钟分相技术在高速数字电路设计中的作用。 关键词: 时钟分相技术; 应用 中图分类号: TN 79 文献标识码:A 文章编号: 025820934 (2000) 0620437203 时钟是高速数字电路设计的关键技术之一, 系统时钟的性能好坏, 直接影响了整个电路的 性能。尤其现代电子系统对性能的越来越高的要求, 迫使我们集中更多的注意力在更高频率、 更高精度的时钟设计上面。但随着系统时钟频率的升高。我们的系统设计将面临一系列的问 题。 1) 时钟的快速电平切换将给电路带来的串扰(Crosstalk) 和其他的噪声。 2) 高速的时钟对电路板的设计提出了更高的要求: 我们应引入传输线(T ransm ission L ine) 模型, 并在信号的匹配上有更多的考虑。 3) 在系统时钟高于100MHz 的情况下, 应使用高速芯片来达到所需的速度, 如ECL 芯 片, 但这种芯片一般功耗很大, 再加上匹配电阻增加的功耗, 使整个系统所需要的电流增大, 发 热量增多, 对系统的稳定性和集成度有不利的影响。 4) 高频时钟相应的电磁辐射(EM I) 比较严重。 所以在高速数字系统设计中对高频时钟信号的处理应格外慎重, 尽量减少电路中高频信 号的成分, 这里介绍一种很好的解决方法, 即利用时钟分相技术, 以低频的时钟实现高频的处 理。 1 时钟分相技术 我们知道, 时钟信号的一个周期按相位来分, 可以分为360°。所谓时钟分相技术, 就是把 时钟周期的多个相位都加以利用, 以达到更高的时间分辨。在通常的设计中, 我们只用到时钟 的上升沿(0 相位) , 如果把时钟的下降沿(180°相位) 也加以利用, 系统的时间分辨能力就可以 提高一倍(如图1a 所示)。同理, 将时钟分为4 个相位(0°、90°、180°和270°) , 系统的时间分辨就 可以提高为原来的4 倍(如图1b 所示)。 以前也有人尝试过用专门的延迟线或逻辑门延时来达到时钟分相的目的。用这种方法产生的相位差不够准确, 而且引起的时间偏移(Skew ) 和抖动 (J itters) 比较大, 无法实现高精度的时间分辨。 近年来半导体技术的发展, 使高质量的分相功能在一 片芯片内实现成为可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能优异的时钟 芯片。这些芯片的出现, 大大促进了时钟分相技术在实际电 路中的应用。我们在这方面作了一些尝试性的工作: 要获得 良好的时间性能, 必须确保分相时钟的Skew 和J itters 都 比较小。因此在我们的设计中, 通常用一个低频、高精度的 晶体作为时钟源, 将这个低频时钟通过一个锁相环(PLL ) , 获得一个较高频率的、比较纯净的时钟, 对这个时钟进行分相, 就可获得高稳定、低抖动的分 相时钟。 这部分电路在实际运用中获得了很好的效果。下面以应用的实例加以说明。2 应用实例 2. 1 应用在接入网中 在通讯系统中, 由于要减少传输 上的硬件开销, 一般以串行模式传输 图3 时钟分为4 个相位 数据, 与其同步的时钟信号并不传输。 但本地接收到数据时, 为了准确地获取 数据, 必须得到数据时钟, 即要获取与数 据同步的时钟信号。在接入网中, 数据传 输的结构如图2 所示。 数据以68MBös 的速率传输, 即每 个bit 占有14. 7ns 的宽度, 在每个数据 帧的开头有一个用于同步检测的头部信息。我们要找到与它同步性好的时钟信号, 一般时间 分辨应该达到1ö4 的时钟周期。即14. 7ö 4≈ 3. 7ns, 这就是说, 系统时钟频率应在300MHz 以 上, 在这种频率下, 我们必须使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型门延迟为340p s) , 如前所述, 这样对整个系统设计带来很多的困扰。 我们在这里使用锁相环和时钟分相技术, 将一个16MHz 晶振作为时钟源, 经过锁相环 89429 升频得到68MHz 的时钟, 再经过分相芯片AMCCS4405 分成4 个相位, 如图3 所示。 我们只要从4 个相位的68MHz 时钟中选择出与数据同步性最好的一个。选择的依据是: 在每个数据帧的头部(HEAD) 都有一个8bit 的KWD (KeyWord) (如图1 所示) , 我们分别用 这4 个相位的时钟去锁存数据, 如果经某个时钟锁存后的数据在这个指定位置最先检测出这 个KWD, 就认为下一相位的时钟与数据的同步性最好(相关)。 根据这个判别原理, 我们设计了图4 所示的时钟分相选择电路。 在板上通过锁相环89429 和分相芯片S4405 获得我们所要的68MHz 4 相时钟: 用这4 个 时钟分别将输入数据进行移位, 将移位的数据与KWD 作比较, 若至少有7bit 符合, 则认为检 出了KWD。将4 路相关器的结果经过优先判选控制逻辑, 即可输出同步性最好的时钟。这里, 我们运用AMCC 公司生产的 S4405 芯片, 对68MHz 的时钟进行了4 分 相, 成功地实现了同步时钟的获取, 这部分 电路目前已实际地应用在某通讯系统的接 入网中。 2. 2 高速数据采集系统中的应用 高速、高精度的模拟- 数字变换 (ADC) 一直是高速数据采集系统的关键部 分。高速的ADC 价格昂贵, 而且系统设计 难度很高。以前就有人考虑使用多个低速 图5 分相技术应用于采集系统 ADC 和时钟分相, 用以替代高速的ADC, 但由 于时钟分相电路产生的相位不准确, 时钟的 J itters 和Skew 比较大(如前述) , 容易产生较 大的孔径晃动(Aperture J itters) , 无法达到很 好的时间分辨。 现在使用时钟分相芯片, 我们可以把分相 技术应用在高速数据采集系统中: 以4 分相后 图6 分相技术提高系统的数据采集率 的80MHz 采样时钟分别作为ADC 的 转换时钟, 对模拟信号进行采样, 如图5 所示。 在每一采集通道中, 输入信号经过 缓冲、调理, 送入ADC 进行模数转换, 采集到的数据写入存储器(M EM )。各个 采集通道采集的是同一信号, 不过采样 点依次相差90°相位。通过存储器中的数 据重组, 可以使系统时钟为80MHz 的采 集系统达到320MHz 数据采集率(如图6 所示)。 3 总结 灵活地运用时钟分相技术, 可以有效地用低频时钟实现相当于高频时钟的时间性能, 并 避免了高速数字电路设计中一些问题, 降低了系统设计的难度。
上传时间： 2013-12-17
上传用户：xg262122
PCB 被动组件的隐藏特性解析 传统上，EMC一直被视为「黑色魔术（black magic）」。其实，EMC是可以藉由数学公式来理解的。不过，纵使有数学分析方法可以利用，但那些数学方程式对实际的EMC电路设计而言，仍然太过复杂了。幸运的是，在大多数的实务工作中，工程师并不需要完全理解那些复杂的数学公式和存在于EMC规范中的学理依据，只要藉由简单的数学模型，就能够明白要如何达到EMC的要求。本文藉由简单的数学公式和电磁理论，来说明在印刷电路板（PCB）上被动组件（passivecomponent）的隐藏行为和特性，这些都是工程师想让所设计的电子产品通过EMC标准时，事先所必须具备的基本知识。导线和PCB走线导线（wire）、走线（trace）、固定架……等看似不起眼的组件，却经常成为射频能量的最佳发射器（亦即，EMI的来源）。每一种组件都具有电感，这包含硅芯片的焊线（bond wire）、以及电阻、电容、电感的接脚。每根导线或走线都包含有隐藏的寄生电容和电感。这些寄生性组件会影响导线的阻抗大小，而且对频率很敏感。依据LC 的值（决定自共振频率）和PCB走线的长度，在某组件和PCB走线之间，可以产生自共振（self-resonance），因此，形成一根有效率的辐射天线。在低频时，导线大致上只具有电阻的特性。但在高频时，导线就具有电感的特性。因为变成高频后，会造成阻抗大小的变化，进而改变导线或PCB 走线与接地之间的EMC 设计，这时必需使用接地面（ground plane）和接地网格（ground grid）。导线和PCB 走线的最主要差别只在于，导线是圆形的，走线是长方形的。导线或走线的阻抗包含电阻R和感抗XL = 2πfL，在高频时，此阻抗定义为Z = R + j XL j2πfL，没有容抗Xc = 1/2πfC存在。频率高于100 kHz以上时，感抗大于电阻，此时导线或走线不再是低电阻的连接线，而是电感。一般而言，在音频以上工作的导线或走线应该视为电感，不能再看成电阻，而且可以是射频天线。
上传时间： 2013-10-08
上传用户：时代将军
半導體的產品很多，應用的場合非常廣泛，圖一是常見的幾種半導體元件外型。半導體元件一般是以接腳形式或外型來劃分類別，圖一中不同類別的英文縮寫名稱原文為 PDID：Plastic Dual Inline Package SOP：Small Outline Package SOJ：Small Outline J-Lead Package PLCC：Plastic Leaded Chip Carrier QFP：Quad Flat Package PGA：Pin Grid Array BGA：Ball Grid Array 雖然半導體元件的外型種類很多，在電路板上常用的組裝方式有二種，一種是插入電路板的銲孔或腳座，如PDIP、PGA，另一種是貼附在電路板表面的銲墊上，如SOP、SOJ、PLCC、QFP、BGA。 從半導體元件的外觀，只看到從包覆的膠體或陶瓷中伸出的接腳，而半導體元件真正的的核心，是包覆在膠體或陶瓷內一片非常小的晶片，透過伸出的接腳與外部做資訊傳輸。圖二是一片EPROM元件，從上方的玻璃窗可看到內部的晶片，圖三是以顯微鏡將內部的晶片放大，可以看到晶片以多條銲線連接四周的接腳，這些接腳向外延伸並穿出膠體，成為晶片與外界通訊的道路。請注意圖三中有一條銲線從中斷裂，那是使用不當引發過電流而燒毀，致使晶片失去功能，這也是一般晶片遭到損毀而失效的原因之一。 圖四是常見的LED，也就是發光二極體，其內部也是一顆晶片，圖五是以顯微鏡正視LED的頂端，可從透明的膠體中隱約的看到一片方型的晶片及一條金色的銲線，若以LED二支接腳的極性來做分別，晶片是貼附在負極的腳上，經由銲線連接正極的腳。當LED通過正向電流時，晶片會發光而使LED發亮，如圖六所示。 半導體元件的製作分成兩段的製造程序，前一段是先製造元件的核心─晶片，稱為晶圓製造；後一段是將晶中片加以封裝成最後產品，稱為IC封裝製程，又可細分成晶圓切割、黏晶、銲線、封膠、印字、剪切成型等加工步驟，在本章節中將簡介這兩段的製造程序。
上传时间： 2014-01-20
上传用户：苍山观海
自己在学校的时候做的一些单片机仿真实例和一些资料，希望对大家有些帮助
上传时间： 2013-11-08
上传用户：oojj
本书分三部分介绍在美国广泛应用的、高功能的M68HC11系列单片机(8位机 ，Motorola公司)。内容包括Ｍ６８HC１１的结构与其基本原理、开发工具EVB(性能评估板)以及开发和应用技术。本书在介绍单片机硬、软件的基础上，进一步介绍了在美国实验室内，如何应用PC机及EVB来进行开发工作。通过本书的介绍，读者可了解这种单片机的原理并学会开发和应用方法。本书可作为大专院校单片机及其实验的教材(本科、短训班)。亦可供开发、应用单片机的各专业(计算机、机电、化工、纺织、冶金、自控、航空、航海……)有关技术人员参考。 第一部分 M68HC11 结构与原理Motorola单片机 1 Motorla单片机 1.1 概述 1.1.1 Motorola 单片机发展概况(3) 1.1.2 Motorola 单片机结构特点(4) 1.2 M68HC11系列单片机(5) 1.2.1 M68HC11产品系列(５) 1.2.2 MC68HC11E9特性(６) 1.2.3 MC68HC11E9单片机引脚说明(８) 1.3 Motorola 32位单片机(１４) 1.3.1中央处理器(CPU32)(１５) 1.3.2 定时处理器(TPU)(１６) 1.3.3 串行队列模块(QSM)(１６) 1.3.4 系统集成模块 (SIM)(１６) 1.3.5 RAM(１７) 2 系统配置与工作方式 2.1 系统配置(１９) 2.1.1 配置寄存器CONFIG(１９) 2.1.2 CONFIG寄存器的编程与擦除(２０) 2?2 工作方式选择(２１) 2.3 M68HC11的工作方式(２３) 2.3.1 普通单片工作方式(２３) 2.3.2 普通扩展工作方式(２３) 2.3.3 特殊自举方式(２７) 2.3.4 特殊测试方式(２８) 3 中央处理器(CPU)与片上存储器 3.1 CPU寄存器(３１) 3?1?1 累加器A、B和双累加器D(３２) 3.1.2 变址寄存器X、Y(３２) 3.1.3 栈指针SP(３２) 3.1.4 程序计数器PC(３３) 3.1.5 条件码寄存器CCR(３３) 3.2 片上存储器(３４) 3.2.1 存储器分布(３４) 3.2.2 RAM和INIT寄存器(３５) 3.2.3 ROM(３７) 3.2.4 EEPROM(３７) 3.3 M68HC11 CPU的低功耗方式(３９) 3.3.1 WAIT方式(３９) 3.3.2 ＳＴＯP方式(４０) 4 复位和中断 4.1 复位(４１) 4.1.1 M68HC11的系统初始化条件(４１) 4.1.2 复位形式(４３) 4.2 中断(４８) 4.2.1 条件码寄存器CCR中的中断屏蔽位(４８) 4.2.2 中断优先级与中断矢量(４９) 4.2.3 非屏蔽中断(５２) 4.2.4 实时中断(５３) 4.2.5 中断处理过程(５６) 5 M68HC11指令系统 5.1 M68HC11寻址方式(５９) 5.1.1 立即寻址(IMM)(５９) 5.1.2 扩展寻址(EXT)(６０) 5.1.3 直接寻址(DIR)(６０) 5.1.4 变址寻址(INDX、INDY)(６１) 5.1.5 固有寻址(INH)(６２) 5.1.6 相对寻址(REL)(６２) 5.1.7 前置字节(６３) 5.2 M68HC11指令系统(６３) 5.2.1 累加器和存储器指令(６３) 5.2.2 栈和变址寄存器指令(６８) 5.2.3 条件码寄存器指令(６９) 5.2.4 程序控制指令(７０) 6 输入与输出 6.1 概述(７３) 6.2 并行I／O口(７４) 6.2.1 并行I／O寄存器(７４) 6.2.2 应答I／O子系统(７６) 6?3 串行通信接口SCI(８２) 6.3.1 基本特性(８３) 6.3.2 数据格式(８３) 6.3.3 SCI硬件结构(８４) 6.3.4 SCI寄存器(８６) 6.4 串行外围接口SPI(９２) 6.4.1 SPI特性(９２) 6.4.2 SPI引脚信号(９２) 6.4.3 SPI结构(９３) 6.4.4 SPI寄存器(９５) 6.4.5 SPI系统与外部设备进行串行数据传输(９９) 7 定时器系统与脉冲累加器 7.1 概述(１０５) 7.2 循环计数器(１０７) 7.2.1 时钟分频器(１０７) 7.2.2 计算机正常工作监视功能(１１０) 7.2.3 定时器标志的清除(１１０) 7.3 输入捕捉功能(１１１) 7.3.1 概述(１１１) 7.3.2 定时器输入捕捉锁存器(TIC1、TIC2、TIC3) 7.3.3 输入信号沿检测逻辑(１１３) 7.3.4 输入捕捉中断(１１３) 7.4 输出比较功能(１１４) 7.4.1 概述(１１４) 7.4.2 输出比较功能使用的寄存器(１１６) 7.4.3 输出比较示例(１１８) 7.5 脉冲累加器(１１９) 7.5.1 概述(１１９) 7.5.2 脉冲累加器控制和状态寄存器(１２１) 8 A／Ｄ转换系统 8.1 电荷重新分布技术与逐次逼近算法(１２５) 8.1.1 基本电路(１２５) 8.1.2 A／D转换逐次逼近算法原理(１３０) 8.2 M68HC11中Ａ／Ｄ转换的实现方法(１３１) 8.2.1 逐次逼近Ａ／Ｄ转换器(１３１) 8.2.2 控制寄存器(１３２) 8.2.3 系统控制逻辑(１３５)? 9 单片机的内部操作 9.1 用立即> 图书前言 美国Motorola公司从80年代中期开始推出的M68HC11系列单片机是当今功能最强、性能／价格比最好的八位单片微计算机之一。在美国，它已被广泛地应用于教学和各种工业控制系统中。? 该单片机有丰富的I／O功能，完善的系统保护功能和软件控制的节电工作方式 。它的指令系统与早期Motorola单片机MC6801等兼容，同时增加了91条新指令。其中包含16位乘法、除法运算指令等。 为便于用户开发和应用M68HC11单片机，Motorola公司提供了多种开发工具。M68HC11 EVB (Evaluation Board)性能评估板就是一种M68HC11系列单片机的廉价开发工具。它既可用来 调试用户程序，又可在仿真方式下运行。为方便用户，M68HC11 EVB可与IBM?PC连接 ，借助于交叉汇编、通信程序等软件，在IBM?PC上调试程序。? 本书分三部分(共15章)介绍了M68HC11的结构和基本原理、开发工具-EVB及开发应用实例等。第一部分（１～９章），介绍M68HC11的结构和基本原理。包括概述，系统配置与工作方式、CPU和存储器、复位和中断、指令系统、I／Ｏ、定时器系统和脉冲累加器、Ａ／Ｄ转换系统、单片机的内部操作等。第二部分(１０～１１章)，介绍M68HC11 EVB的原理和技术特性以及EVB的应用。第三部分(１２～１５章)，介绍M68HC11的开发与应用技术。包括基本的编程练习、应用程序设计、接口实验、接口设计及应用等。 读者通过学习本书，不仅可了解M68HC11的硬件、软件，而且可了解使用EVB开发和应用M68HC11单片机的方法。在本书的第三部分专门提供了一部分实验和应用程序。? 本书系作者张宁作为高级访问学者，应邀在美国马萨诸塞州洛厄尔大学(University of Massachusetts Lowell)工作期间完成的。全书由张宁执笔。在编著过程中，美国洛厄尔大学的R·代克曼教授?(Professor Robert J. Dirkman)多次与张宁一起讨论、研究，并提供部分资料及实验数据。参加编写和审校等工作的还有王云霞、孙晓芳、刘安鲁、张籍、来安德、张杨等同志。? 为将M68HC11系列单片机尽快介绍给我国，美国Motorola公司的Terrence M.S.Heng先生曾大力支持本书的编著和出版。在此表示衷心感谢。
上传时间： 2013-10-27
上传用户：rlgl123
TLC2543是TI公司的12位串行模数转换器，使用开关电容逐次逼近技术完成A/D转换过程。由于是串行输入结构，能够节省51系列单片机I/O资源；且价格适中，分辨率较高，因此在仪器仪表中有较为广泛的应用。 TLC2543的特点 （1）12位分辩率A/D转换器； （2）在工作温度范围内10μs转换时间； （3）11个模拟输入通道； （4）3路内置自测试方式； （5）采样率为66kbps； （6）线性误差±1LSBmax； （7）有转换结束输出EOC； （8）具有单、双极性输出； （9）可编程的MSB或LSB前导； （10）可编程输出数据长度。 TLC2543的引脚排列及说明 TLC2543有两种封装形式：DB、DW或N封装以及FN封装，这两种封装的引脚排列如图1，引脚说明见表1 TLC2543电路图和程序欣赏 #include<reg52.h> #include<intrins.h> #define uchar unsigned char #define uint unsigned int sbit clock=P1^0; sbit d_in=P1^1; sbit d_out=P1^2; sbit _cs=P1^3; uchar a1,b1,c1,d1; float sum,sum1; double sum_final1; double sum_final; uchar duan[]={0x3f,0x06,0x5b,0x4f,0x66,0x6d,0x7d,0x07,0x7f,0x6f}; uchar wei[]={0xf7,0xfb,0xfd,0xfe}; void delay(unsigned char b) //50us { unsigned char a; for(;b>0;b--) for(a=22;a>0;a--); } void display(uchar a,uchar b,uchar c,uchar d) { P0=duan[a]|0x80; P2=wei[0]; delay(5); P2=0xff; P0=duan[b]; P2=wei[1]; delay(5); P2=0xff; P0=duan[c]; P2=wei[2]; delay(5); P2=0xff; P0=duan[d]; P2=wei[3]; delay(5); P2=0xff; } uint read(uchar port) { uchar i,al=0,ah=0; unsigned long ad; clock=0; _cs=0; port<<=4; for(i=0;i<4;i++) { d_in=port&0x80; clock=1; clock=0; port<<=1; } d_in=0; for(i=0;i<8;i++) { clock=1; clock=0; } _cs=1; delay(5); _cs=0; for(i=0;i<4;i++) { clock=1; ah<<=1; if(d_out)ah|=0x01; clock=0; } for(i=0;i<8;i++) { clock=1; al<<=1; if(d_out) al|=0x01; clock=0; } _cs=1; ad=(uint)ah; ad<<=8; ad|=al; return(ad); } void main() { uchar j; sum=0;sum1=0; sum_final=0; sum_final1=0; while(1) { for(j=0;j<128;j++) { sum1+=read(1); display(a1,b1,c1,d1); } sum=sum1/128; sum1=0; sum_final1=(sum/4095)*5; sum_final=sum_final1*1000; a1=(int)sum_final/1000; b1=(int)sum_final%1000/100; c1=(int)sum_final%1000%100/10; d1=(int)sum_final%10; display(a1,b1,c1,d1); } }
上传时间： 2013-11-19
上传用户：shen1230
PLCC-44 封装尺寸图P-44A
上传时间： 2013-11-12
上传用户：84425894
对应程序： #include<reg52.h> #define uint unsigned int #define uchar unsigned char uchar code tab[]={ 0x81, 0x42, 0x24, 0x18, }; void delay(uint z) { uint i,j; for(i=z;i>0;i--) for(j=120;j>0;j--); } void init() { P0=0x00; }
上传时间： 2014-01-16
上传用户：ruan2570406
P C B 可测性设计布线规则之建议― ― 从源头改善可测率PCB 设计除需考虑功能性与安全性等要求外，亦需考虑可生产与可测试。这里提供可测性设计建议供设计布线工程师参考。1. 每一个铜箔电路支点，至少需要一个可测试点。如无对应的测试点，将可导致与之相关的开短路不可检出，并且与之相连的零件会因无测试点而不可测。2. 双面治具会增加制作成本，且上针板的测试针定位准确度差。所以Layout 时应通过Via Hole 尽可能将测试点放置于同一面。这样就只要做单面治具即可。3. 测试选点优先级：A.测垫(Test Pad) B.通孔(Through Hole) C.零件脚(Component Lead) D.贯穿孔(Via Hole)(未Mask)。而对于零件脚，应以AI 零件脚及其它较细较短脚为优先，较粗或较长的引脚接触性误判多。4. PCB 厚度至少要62mil(1.35mm)，厚度少于此值之PCB 容易板弯变形，影响测点精准度，制作治具需特殊处理。5. 避免将测点置于SMT 之PAD 上，因SMT 零件会偏移，故不可靠，且易伤及零件。6. 避免使用过长零件脚(>170mil(4.3mm))或过大的孔(直径>1.5mm)为测点。7. 对于电池(Battery)最好预留Jumper，在ICT 测试时能有效隔离电池的影响。8. 定位孔要求：(a) 定位孔(Tooling Hole)直径最好为125mil(3.175mm)及其以上。(b) 每一片PCB 须有2 个定位孔和一个防呆孔(也可说成定位孔,用以预防将PCB反放而导致机器压破板)，且孔内不能沾锡。(c) 选择以对角线，距离最远之2 孔为定位孔。(d) 各定位孔(含防呆孔)不应设计成中心对称,即PCB 旋转180 度角后仍能放入PCB,这样,作业员易于反放而致机器压破板)9. 测试点要求：(e) 两测点或测点与预钻孔之中心距不得小于50mil(1.27mm)，否则有一测点无法植针。以大于100mil(2.54mm)为佳，其次是75mil(1.905mm)。(f) 测点应离其附近零件(位于同一面者)至少100mil，如为高于3mm 零件，则应至少间距120mil，方便治具制作。(g) 测点应平均分布于PCB 表面，避免局部密度过高，影响治具测试时测试针压力平衡。(h) 测点直径最好能不小于35mil(0.9mm)，如在上针板，则最好不小于40mil(1.00mm)，圆形、正方形均可。小于0.030”(30mil)之测点需额外加工，以导正目标。(i) 测点的Pad 及Via 不应有防焊漆(Solder Mask)。(j) 测点应离板边或折边至少100mil。(k) 锡点被实践证实是最好的测试探针接触点。因为锡的氧化物较轻且容易刺穿。以锡点作测试点，因接触不良导致误判的机会极少且可延长探针使用寿命。锡点尤其以PCB 光板制作时的喷锡点最佳。PCB 裸铜测点，高温后已氧化，且其硬度高，所以探针接触电阻变化而致测试误判率很高。如果裸铜测点在SMT 时加上锡膏再经回流焊固化为锡点，虽可大幅改善，但因助焊剂或吃锡不完全的缘故，仍会出现较多的接触误判。
上传时间： 2014-01-13
上传用户：cylnpy
