目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。
上传时间： 2013-11-20
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第二部分：DRAM 内存模块的设计技术..............................................................143第一章 SDR 和DDR 内存的比较..........................................................................143第二章 内存模块的叠层设计.............................................................................145第三章 内存模块的时序要求.............................................................................1493.1 无缓冲（Unbuffered）内存模块的时序分析.......................................1493.2 带寄存器（Registered）的内存模块时序分析...................................154第四章 内存模块信号设计.................................................................................1594.1 时钟信号的设计.......................................................................................1594.2 CS 及CKE 信号的设计..............................................................................1624.3 地址和控制线的设计...............................................................................1634.4 数据信号线的设计...................................................................................1664.5 电源，参考电压Vref 及去耦电容.........................................................169第五章 内存模块的功耗计算.............................................................................172第六章 实际设计案例分析.................................................................................178 目前比较流行的内存模块主要是这三种：SDR，DDR，RAMBUS。其中，RAMBUS内存采用阻抗受控制的串行连接技术,在这里我们将不做进一步探讨，本文所总结的内存设计技术就是针对SDRAM 而言(包括SDR 和DDR)。现在我们来简单地比较一下SDR 和DDR，它们都被称为同步动态内存，其核心技术是一样的。只是DDR 在某些功能上进行了改进，所以DDR 有时也被称为SDRAM II。DDR 的全称是Double Data Rate，也就是双倍的数据传输率，但是其时钟频率没有增加，只是在时钟的上升和下降沿都可以用来进行数据的读写操作。对于SDR 来说,市面上常见的模块主要有PC100/PC133/PC166,而相应的DDR内存则为DDR200(PC1600)/DDR266(PC2100)/DDR333(PC2700)。
上传时间： 2013-10-18
上传用户：宋桃子
51单片机众多优秀的开发源程序：ZLG7290例程*ZLG7290汇编例程*蜂鸣器音乐例程*蜂鸣器响例程*读EEPROM并显示例程*16×2LCD模块例程*128×64点阵LCD模块例程*直连KEY和LED例程*直连LED例程*lin模块的原码及例程。LIN总线例程 RS232例程(包括PC端和书上了串口例程) USB1.1例程(包括PC端) RS485例程 USB2.0例程(有3个，包括PC端) 基于ETHERNET的TCPIP例程 时钟显示例程 CAN自发自收例程 外中断1 CAN例程 USB2.0PC例程
上传时间： 2014-01-21
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//led.v /*------------------------------------- LED显示模块：led(CLK,AF,ADDR,DATA) 功能： 显示 注意事项： 8位LED 参数： CLK:扫妙时钟输入，推荐1kHz AF:数码管输出，a～h ADDR:数码管选择位数出，0~2 DATA:显示数据输入0~9999 9999 编写人： 黄道斌 编写日期： 2006/07/13 -------------------------------------*/
上传时间： 2015-06-24
上传用户：duoshen1989
将4MHz的访波输入到ccc模块上，输出500Hz提供鸣叫声频。1kHz的方波经fen10模块进行十分频后为秒模块mian、分模块mina、时模块hour，提供时钟信号；用sst模块为整点报时提供控制信号，（当59 50"、52"、54"、56"、58"时，q500输出为”1”，秒为00时qlk输出为”1”,这两个信号经过逻辑或门实现报时功能）；用sel模块提供数码管片选信号；用模块bbb将对应数码管信号送出需要的显示信号；用七段译码器dispa模块进行译码。 将4MHz的访波输入到ccc模块上，输出500Hz提供鸣叫声频。1kHz的方波经fen10模块进行十分频后为秒模块mian、分模块mina、时模块hour，提供时钟信号；用sst模块为整点报时提供控制信号，（当59 50"、52"、54"、56"、58"时，q500输出为”1”，秒为00时qlk输出为”1”,这两个信号经过逻辑或门实现报时功能）；用sel模块提供数码管片选信号；用模块bbb将对应数码管信号送出需要的显示信号；用七段译码器dispa模块进行译码。
上传时间： 2014-12-21
上传用户：lps11188
基于CPLD的棋类比赛计时时钟,第一个CNT60实现秒钟计时功能，第二个CNT60实现分钟的计时功能，CTT3完成两小时的计时功能。秒钟计时模块的进位端和开关K1相与提供分钟的计时模块使能，当秒种计时模块计时到59时向分种计时模块进位，同时自己清零。同理分种计时模块到59时向CTT3小时计时模块进位，到1小时59分59秒时，全部清零。同时，开关K1可以在两小时内暂停秒钟计时模块，分钟计时模块和小时计时模块。各模块的VHDL语言描述如下：
上传时间： 2015-08-18
上传用户：aeiouetla
一个51单片机控制时钟芯片DS1302的驱动程序，可以作为时钟电子的模块程序
上传时间： 2013-12-11
上传用户：tyler
利用DSP EV模块实现1ms延时程序，需根据具体使用时钟频率
上传时间： 2013-11-29
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为了测量 DVD的Jitter ,需要知道刻录时钟。针对 DVD 特殊的数据格式 NRZI,提出一个专用的时钟恢复系 统 ,用于从读出的 RF信号中恢复写时钟。这个系统采用基于锁相环的双环结构。介绍系统结构、各个模块的构成原理、数 学模型 ,并结合 Simulink 给出仿真结果。理论和实验证明 ,该系统既可作为测量 DVD Jitter 的硬件电路设计的参考 ,也可作 为软件设计的工具。
上传时间： 2015-10-13
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用VHDL语言实现数显时钟，devid200.vhd为分频模块，scan.vhd为LED扫描模块，timecount.vhd为计数模块
上传时间： 2013-12-25
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