vivado
共 100 篇文章
vivado 相关的电子技术资料，包括技术文档、应用笔记、电路设计、代码示例等，共 100 篇文章，持续更新中。
DDR3_FIFO代码及设计文档
<p>DDR3_FIFO代码及设计文档</p><p>将DDR3封装成fifo，使用MIG ip core进行DDR3的读写操作，</p><p>外部看是一个fifo接口，内部使用ip core，</p><p>有详细的设计文档和代码能有查看。</p><p>本代码在VIVADO平台上仿真并进行测试。</p>
ddr3应用讲解
<p>ddr3应用讲解，包括在vivado中ddr3 ip核的建立过程以及相关程序讲解。</p>
Vivado设计流程指导手册-含安装流程与仿真
<p>Vivado设计分为Project Mode和Non-project Mode两种模式，一般简单设计中，我们常用的是Project Mode。在本手册中，我们将以一个简单的实验案例，一步一步的完成Vivado的整个设计流程</p><p>一、新建工程</p><p>1、打开Vivado 2013.4开发工具，可通过桌面快捷方式或开始菜单中xilinx DesignTools-Vivado 201
xilinx vivado lic
<p>vivado lic，适合各版本有史以来期限最长功能最多的_Vivado_的license文件</p>
XILLINX VIVADO快速上手-HDL流程-内含视频工程和中文版，网盘
<p>XILLINX VIVADO快速上手-HDL流程-内含视频、工程和中文版</p>
VIVADO 从此开始_高亚军高清书签版.pdf
VIVADO 从此开始_高亚军高清书签版.pdfvivado各个细节应用讲的很周到，受益匪浅啊<p><br/></p>
Xilinx Vivado zynq7000入门笔记
<p>该文档为Xilinx Vivado zynq7000入门笔记总结文档，是一份很不错的参考资料，具有较高参考价值，感兴趣的可以下载看看………………</p><p><br/></p>
VIVADO下ILA使用指南
VIVADO下ILA使用指南<p> </p>
vivado集成开发环境时序约束介绍
<p>本文主要介绍如何在Wado设计套件中进行时序约束，原文出自 xilinx中文社区。</p><p>1 Timing Constraints in Vivado-UCF to xdcVivado软件相比于sE的一大转变就是约束文件，5E软件支持的是UcF（User Constraints file，而 Vivado软件转换到了XDc（Xilinx Design Constraints）。XDC主
vivado教程
vivado教程<p> </p>
Xilinx FPGA设计权威指南 Vivado 2014集成开发环境 第1部分
<p>Xilinx FPGA设计权威指南-何宾</p><p style="white-space: normal;">本资源较大，分为三个分别，全部下载完即可解压打开：</p><p style="white-space: normal;">part1：https://dl.21ic.com/download/fpga-441445.html </p><p style="white-spa
Xilinx FPGA设计权威指南 Vivado 2014集成开发环境 第2部分
<p>Xilinx FPGA设计权威指南第2部分</p><p style="white-space: normal;">本资源较大，分为三个分别，全部下载完即可解压打开：</p><p style="white-space: normal;">part1：https://dl.21ic.com/download/fpga-441445.html </p><p style="white-sp
Xilinx FPGA设计权威指南 Vivado 2014集成开发环境 第3部分
<p>Xilinx FPGA设计权威指南第3部分</p><p>本资源较大，分为三个分别，全部下载完即可解压打开：</p><p>part1：https://dl.21ic.com/download/fpga-441445.html </p><p>part2：https://dl.21ic.com/download/fpga-441446.html </p><p>part3：htt
手把手教你完成第一个vivado项目
<p>手把手教你完成第一个vivado项目 </p>
vivado_flash烧写过程详解
<p>详细的介绍了基于FLASH的烧写过程</p>
特权《Verilog边码边学》视频教程全集
01 001 Vivado下载与安装.flv
02 002 Notepad++安装与设置.flv
03 003 Modelsim安装配置与库编译.flv
04 004 Modelsim自动仿真环境搭建.flv
05 101 组合逻辑与时序逻辑.flv
06 102 分频计数器设计.flv
07 103 使能时钟设计.flv
08 104 基于Xilinx BUFGCE原语的门控时钟设计.flv
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pg058-blk-mem-gen
vivado Block MemoryGenerator v8.4 详细技术文档<br />
vivado2019 license
vivado2019 license,可以破解xilinx的开发工具vivodo2019
模5计数器verilog
verilog语言设计模5计数器，包括源程序和仿真程序，vivado软件可直接下载运行。
xilinx的SDC文件使用手册
xilinx的SDC文件使用手册，供vivado开发人员使用