一种基于FPGA的viterbi译码器一种基于FPGA的viterbi译码器
上传时间： 2013-11-25
上传用户：xg262122
it is a matlab program that describes DVB-S channel and simulation of viterbi decoding
标签： simulation describes decoding channel
上传时间： 2014-01-23
上传用户：maizezhen
The viterbi algorithm
上传时间： 2014-01-01
上传用户：luopoguixiong
viterbi algorithm_code_verilog
标签： algorithm_code_verilog viterbi
上传时间： 2017-08-19
上传用户：han_zh
Hard viterbi QPSK in AWGN, Rayleight soft viterbi QAM in AWGN, Rayleight viterbi QAM in AWGN, Rayleight viterbi QPSK in AWGN, Rayleight
标签： Rayleight AWGN viterbi QAM
上传时间： 2017-08-30
上传用户：lxm
viterbi in java. viterbiviterbiviterbiviterbiviterbiviterbiviterbiviterbiviterbiviterbiviterbiviterbiviterbiviterbiviterbi
标签： viterbiviterbiviterbiviterbiViter biviterbiviterbiviterbiviterbiVit erbiviterbiV
上传时间： 2014-12-03
上传用户：xz85592677
FPGA-based viterbi convolutional coding and decoding of the Research and Implementation
标签： Implementation convolutional FPGA-based and
上传时间： 2014-01-20
上传用户：sunjet
It is turbo encoder and decoder qritten for communication module has viterbi
标签： communication encoder decoder qritten
上传时间： 2013-12-11
上传用户：chenxichenyue
viterbi译码算法是一种卷积码的解码算法。优点不说了。缺点就是随着约束长度的增加算法的复杂度增加很快。约束长度N为7时要比较的路径就有64条，为8时路径变为128条。 (2<<(N-1))。所以viterbi译码一般应用在约束长度小于10的场合中。 先说编码（举例约束长度为7）：编码器7个延迟器的状态（0，1）组成了整个编码器的64个状态。每个状态在编码器输入0或1时，会跳转到另一个之中。比如110100输入1时，变成101001（其实就是移位寄存器）。并且输出也是随之而改变的。 这样解码的过程就是逆过程。算法规定t时刻收到的数据都要进行64次比较，就是64个状态每条路有两条分支（因为输入0或1），同时，跳传到不同的两个状态中去，将两条相应的输出和实际接收到的输出比较，量度值大的抛弃（也就是比较结果相差大的），留下来的就叫做幸存路径，将幸存路径加上上一时刻幸存路径的量度然后保存，这样64条幸存路径就增加了一步。在译码结束的时候，从64条幸存路径中选出一条量度最小的，反推出这条幸存路径（叫做回溯），得出相应的译码输出。
上传时间： 2016-08-08
上传用户：June
(n, k, N)卷积码的状态数为2k (N−1) ，对每一时刻要 做2k (N−1) 次“加－比－存”操作，每一操作包括2k 次加法和2k −1 次比较，同时要保留2k (N−1) 条幸存路径。由此可见，viterbi 算法的复杂度与信道质量无关，其计算量和存储量都随约束 长度N 和信息元分组k 呈指数增长。因此，在约束长度和信息元分组较大时并不适用。 为了充分利用信道信息，提高卷积码译码的可靠性，可以采用软判决viterbi 译码算法。 此时解调器不进行判决而是直接输出模拟量，或是将解调器输出波形进行多电平量化，而不 是简单的 0、1 两电平量化，然后送往译码器。即编码信道的输出是没有经过判决的“软信 息”。
上传时间： 2016-08-08
上传用户：June
