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VHDL/FPGA/Verilog 用veriolg写的数字钟实验
用veriolg写的数字钟实验，具有定点报时，闰年判断，年月日显示，下载平台为spantan3s400。有详细注解。适合verilog学习
VHDL/FPGA/Verilog DDS调试心得,VERIOLG 各HDL和VHDL语言的DDS调试方法
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VHDL/FPGA/Verilog veriolg基于状态机的字符检测
从大写和小写的两个字符流里检测出需要的字符，之后输出