risc_cpu
共 10 篇文章
risc_cpu 相关的电子技术资料，包括技术文档、应用笔记、电路设计、代码示例等，共 10 篇文章，持续更新中。
RISC_CPU
基于RISC架构的CPU设计论文，融合高效指令集与简化逻辑，适合深入理解处理器底层原理，工程师可直接参考其设计理念优化系统性能。
基于Verilog HDL语言的FPGA设计
采用 Verilog HDL 语言在Altera 公司的FPGA 芯片上实现了RISC_CPU 的关键部件<BR>状态控制器的设计,以及在与其它各种数字逻辑设计方法的比较下,显示出使用Verilog
可综合的VerilogHDL设计实例
<p>在前面七章里我们已经学习了VerilogHDL的基本语法、简单组合逻辑和简单时序逻辑模块的编写、Top-Down设计方法、还学习了可综合风格的有限状态机的设计，其中EEPROM读写器的设计实质上是一个较复杂的嵌套的有限状态机的设计，它是根据我们完成的实际工程项目设计为教学目的改写而来的,可以说已是真实的设计。</p><p> </p><p>在这一章里, 我们将通过一个经过简化的用于教
此代码能高速实算术逻辑单元的功能
此代码能高速实算术逻辑单元的功能，适合risc_CPU的设计。若有不足，请多多包含。
RISC_CPU设计verilog源代码
8位RISC_CPU，亲测可在modelsim成功仿真
16位的RISC_CPU
16位的RISC_CPU， 应该对大家有帮助
夏宇闻8位RISC_CPU的完整代码+TESTBENCH（已调试） modelsim工程文件
夏宇闻8位RISC_CPU的完整代码+TESTBENCH（已调试）
modelsim工程文件，包括书中所测试的三个程序和相关数据，绝对可用~所有信号名均遵从原书。在论坛中没有找到testbench的，只有一个mcu的代码，但很多和书中的是不一样的，自己改了下下~`````大家多多支持啊~`我觉得书中也还是有些不尽如人意的地方，如clk_gen.v中clk2,clk4是没有用的，assign cl
可综合的Verilog_RISC_CPU设计
RISC_CPU
可综合的Verilog_RISC_CPU设计
RISC_CPU
基于Verilog HDL语言的FPGA设计
采用 Verilog HDL 语言在Altera 公司的FPGA 芯片上实现了RISC_CPU 的关键部件<BR>状态控制器的设计,以及在与其它各种数字逻辑设计方法的比较下,显示出使用Verilog