ise

16×4bit的FIFO设计,VHDL语言编的的

16×4bit的FIFO设计,VHDL语言编的的，能在ise上仿真出来结果。

标签： 4bit FIFO VHDL 语言

上传时间： 2016-07-01

上传用户：FreeSky
64×8bit 的ROM设计

64×8bit 的ROM设计，VHDL语言，在ise可以运行。

标签： 8bit ROM

上传时间： 2016-07-01

上传用户：fandeshun
32×8bit的ROM设计

32×8bit的ROM设计，VHDL语言，在ise可以运行。

标签： 8bit ROM

上传时间： 2014-01-04

上传用户：wab1981
该文档介绍的是IP核的使用方法

该文档介绍的是IP核的使用方法，主要是ise中的IP核

标签： 文档 IP核

上传时间： 2013-12-25

上传用户：lili123
数字系统CAD 开发平台实验部分共有6 个实验

数字系统CAD 开发平台实验部分共有6 个实验，内容覆盖了ise 的设计使用、片内逻辑分析仪ChipScope 的使用、设计仿真工具Modelsim 的使用、以及嵌入式系统设计工具EDK的使用等内容。在每个实验的说明中分别介绍它们的使用。包括：实验一、7 段数码管显示简单的时钟实验二、设计串口与计算机通信实验三、A/D 采样模块设计实验四、使用DAC7634 设计频率发生器实验五、频率发生器的设计与仿真实验六、应用嵌入式系统设计基本的串口收发程序实验七、视频解码和图像显示

标签： CAD 实验数字系统开发平台

上传时间： 2013-12-30

上传用户：sardinescn
自己编写的一个verilog时钟程序

自己编写的一个verilog时钟程序，在xilinx的ise仿真通过

标签： verilog 编写时钟程序

上传时间： 2016-08-11

上传用户：lepoke
自己编写的一个verilog HDL小程序

自己编写的一个verilog HDL小程序，实现基本的task调用function的功能，对初学者有用。在xilinx的ise仿真调试通过

标签： verilog HDL 编写程序

上传时间： 2014-01-15

上传用户：秦莞尔w
为硬件设计添加 IP

为硬件设计添加 IP，这个实验将使用 Xilinx 开发平台工作室（XPS）为一个已有的处理器系统添加附加 IP（硬件功能单元）。你将会学习通过IP目录图标添加附加IP。在实验的最后，你将会创建设计的网络清单，并使用 ise 来实现设计。

标签： IP 硬件设计

上传时间： 2016-08-13

上传用户：talenthn
附件介绍了如何使用compxlib命令编译Xilinx的ModelSim仿真库

附件介绍了如何使用compxlib命令编译Xilinx的ModelSim仿真库，创建这个仿真库对ise调用modelsim是必不可少的一步,该法完全自动化，免去繁杂的手动操作，是创建这个仿真库最简洁的方法之一

标签： compxlib ModelSim Xilinx 附件

上传时间： 2013-12-20

上传用户：wpwpwlxwlx
用FPGA实现数字锁相环

用FPGA实现数字锁相环，开发环境为ise

标签： FPGA 数字锁相环

上传时间： 2013-12-18

上传用户：tb_6877751