to edit content and modify the database
标签： database content modify edit
上传时间： 2017-07-20
上传用户：aig85
你可以使用DOS下的edit或者Windows的记事本(notepad)等任何文本文件编辑工具创建和修改批处理文件。 bat是dos下的批处理文件 .cmd是nt内核命令行环境的另一种批处理文件 从更广义的角度来看，unix的shell脚本以及其它操作系统甚至应用程序中由外壳进行解释执行的文本，都具有与批处理文件十分相似的作用，而且同样是由专用解释器以行为单位解释执行，这种文本形式更通用的称谓是脚本语言。所以从某个程度分析，batch, unix shell, awk, basic, perl 等脚本语言都是一样的，只不过应用的范围和解释的平台各有不同而已。甚至有些应用程序仍然沿用批处理这一称呼，而其内容和扩展名与dos的批处理却又完全不同。
上传时间： 2017-08-17
上传用户：cuiyashuo
Tree View in JSP. You can able to edit and expand. Very useful for developers
标签： developers expand useful Tree
上传时间： 2014-01-17
上传用户：weiwolkt
use Holtek HT83F60 flash voice MCU edit,function:Play PCM12 Voice ,sentence ,VOL control,Stop voice demo by PA0~PA7
标签： voice function sentence control
上传时间： 2013-12-25
上传用户：FreeSky
cledlabel component let you add 7 segment edit box to your application. I added floatingpointformat function that let you add float data to the screen
标签： floatingpointformat application cledlabel component
上传时间： 2017-09-17
上传用户：许小华
Tanner版图流程举例（反相器）集成电路设计近年来发展相当迅速，许多设计需要借助计算机辅助设计软件。作为将来从事集成电路设计的工作人员，至少需要对版图有所了解，但是许多软件（如cadence）实在工作站上执行的，不利于初学者。L-edit软件是基于PC上的设计工具，简单易学，操作方便，通过学习，掌握版图的设计流程。Tanner Pro简介：Tanner Pro是一套集成电路设计软件，包括S-edit，T-SPICE，W-edit，L-edit，与LVS，他们的主要功能分别如下：1、S-edit：编辑电路图2，T-Spice：电路分析与模拟3，W-edit：显示T-Spice模拟结果4，L-edit：编辑布局图、自动配置与绕线、设计规则检查、截面观察、电路转化5、LVS：电路图与布局结果对比设计规则的作用设计规则规定了生产中可以接受的几何尺寸的要求和达到的电学性能。对设计和制造双方来说，设计规则既是工艺加工应该达到的规范，也是设计必循遵循的原则设计规则表示了成品率和性能的最佳折衷
标签： cmos
上传时间： 2022-06-21
上传用户：
文档为CMOS集成电路版图Tanner-L-edit设计入门总结文档，是一份不错的参考资料，感兴趣的可以下载看看，，，，，，，，，，，，，，，，，
标签： cmos
上传时间： 2022-07-23
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Logic2007中文教程 PADS Logic功能，特点及使用教程 本教程描述了PADS Logic 的各种功能和特点、以及使用方法。这些功 能包括： 如何在PADS Logic 中使用工作区(Working Area)。 如何在PADS Logic 的元件库中定义目标库(Library)。 如何从库中搜索有关的元件(Part)。 如何添加连线(Connection)、总线(Bus)、使用页间连接符号 移动(Move)、拷贝(Copy)、删除(Delete)和编辑(edit)等操作方式(Mode)。 在设计数据编辑时使用查询/修改(Query/Modify)命令。 如何定义设计规则(Design Rules)。 如何建立网表(Netlist)和SPICE 格式网络表以及材料清单(BOM)报
上传时间： 2013-04-24
上传用户：zhaoq123
MAXQUSBJTAGOW评估板软件:关键特性 Easily Load and Debug Code Interface Provides In-Application Debugging Features Step-by-Step Execution Tracing Breakpointing by Code Address, Data Memory Address, or Register Access Data Memory View and edit Supports Logic Levels from 1.1V to 3.6V Supports JTAG and 1-Wire Protocols Each Adapter Has Its Own Unique Serial ID, Allowing Multiple Adapters to be Connected Without COM Port Conflicts Has In-Field Upgradable Capability if Firmware Needs to be Upgraded Enclosure Protects from Shorts and ESD
标签： MAXQUSBJTAGOW 评估板 软件
上传时间： 2013-10-24
上传用户：teddysha
IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块，仿真时该文件也要加入工程。（在 ISE中点中该核，在对应的 processes 窗口中运行“ View Verilog Functional Model ”即可查看该 .v 文件）。如下图所示。
上传时间： 2013-10-20
上传用户：lingfei
