低压电力线通信(PLC)具有网络分布广、无需重新布线和维护方便等优点。近年来，低压电力线通信被看成是解决信息高速公路“最后一英里”问题的一种方案，在国内外掀起了一个新的研究热潮。电力线信道中不仅存在多径干扰和子信道衰落，而且还存在开关噪声和窄带噪声，因此在电力线通信系统中，信道编码是不可或缺的重要组成部分。 本文着重研究了在FPGA上实现OFDM系统中的信道编解码方案。其中编码端由卷积码编码器和交织器组成，解码端由Viterbi译码器和解交织器组成，同时为了与PC机进行通信，还在FPGA上做了一个RS232串行接口模块，以上所有的模块均采用硬件描述语言VerilogHDL编写。另外，峰值平均功率比(PAR)较大是OFDM系统所面临的一个重要问题，必须要考虑如何降低大峰值功率信号出现的概率。本文重点研究了三种降低PAR的方法：即信号预畸变技术、信号非畸变技术和编码技术。这三种方法各有优缺点，但是迄今为止还没有一种好方法能够彻底地解决OFDM系统中较高PAR的弊病。本论文内容安排如下：第一章介绍了课题的背景，可编程器件和OFDM技术的发展历程。第二章详细介绍了OFDM的原理以及实现OFDM所采用的一些技术细节。第三章详细介绍了本课题中信道编码的方案，包括信道编码的基本原理，组成结构以及方案中采用的卷积码和交织的原理及设计。第四章详细讨论了编码方案如何在FPGA上实现，包括可编程逻辑器件FPGA/CPLD的结构特点，开发流程，以及串口通信接口、编解码器的FPGA设计。第五章详细介绍了如何降低OFDM系统中的峰值平均功率比。最后，在第六章总结全文，并对课题中需要进一步完善的方面进行了探讨。
上传时间： 2013-04-24
上传用户：520
在信息化发展的当前，音视频等多媒体作为信息的载体，在社会生活的各个领域，起着越来越重要的作用。数字视频的海量性成为阻碍其应用的的瓶颈之一。在这种情况下，H．264作为新一代的视频压缩标准，以其高性能的压缩效率，成为备受关注的焦点和研究问题。H．264通过运动估计/运动补偿（MP/MC）消除视频时间冗余，对差值图像进行离散余弦变换（DCT）消除空间冗余，对量化后的系数进行可变长编码（VLC）消除统计冗余，获得了极高的压缩效率。随着嵌入式处理器性能的逐渐提升和3G网络即将商用的推动，H．264以其优秀的压缩性能，无论是无线信道传输方面，还是存储容量有限的嵌入式设备都具有广阔的应用前景。 但H．264在提升压缩性能的同时付出的代价是算法复杂度的成倍增加，实际应用中人们对视频解码的实时性要求严格，已出现的对应算法代码多基于PC通用处理器实现，而嵌入式设备的主频和处理能力仍然相对有限，存储容量相对较小，总线速率相对偏低，因此必须对标准对应算法进行优化移植，才能满足实际应用的需求。 本文在对H．264标准及其新特性进行详细介绍后，重点研究了在解码端如何针对解码耗时较多的模块进行改进，然后将算法移植到ARM平台，并针对平台特点作出相应优化，最后完成解码图象显示，并给出了测试结果。本文主要完成的工作如下： 详细分析了H．264的参考软件JM中解码流程，并利用测试工具分析了各模块耗时，针对耗时较多的模块如插值运算及去块滤波模块，提出了对应的改进算法并在H．264的参考软件JM86上进行了实现，PC测试实验证明了算法改进的优越性和运算优化的可行性。最后针对ARM平台，在对程序结构和对应代码进行优化之后，将其移植到WINCE系统之下，同时给出了WINCE平台解码后图象加速显示方法，并对最终测试结果与性能做出了评价。
上传时间： 2013-06-04
上传用户：shijiang
循环码是实际差错控制系统中常用的编码方案，具有检错纠错能力强、实现方便等特点。本文在理论分析循环码编码和译码基本原理的基础上，提出了基于单片机系统的（7，4）循环码软件实现编码、译码的方案。
上传时间： 2013-07-21
上传用户：sc965382896
JPEG2000是新一代的静态图像压缩标准，它相比JPEG有很多新的特性，如渐进传输和感兴趣区域编码等，因而它具有广阔的应用前景，特别是在数码相机、PDA等便携式设备中。 JPEG2000的核心主要包括小波变换和基于最优化截断点的嵌入式块编码(EBCOT)算法，其计算复杂度远远高于JPEG，完全采用软件方案实现将会占用大量的处理器时间和内存开销，而且速度较慢，实时处理的能力较差。为了推广JPEG2000在便携式产品、消费类电子产品中的应用，打开巨大的潜在市场，研究硬件实现的算法实时处理方案具有重要的应用价值。 EBCOT算法是一个两层的编码引擎，其中的上下文编码的运算量约占到总运算量的50％，是提高编码速度的关键算法之一。由于上下文编码大部分都是逻辑运算，没有复杂的数学运算，但逻辑控制流程复杂繁琐，对存储器访问频繁，采用DSP或者其他的通用处理器通过指令控制实现该算法，未能显著提高编码速度。本文采用FPGA芯片，以电路逻辑的方式来实现该算法并进行优化，在研究和分析了上下文编码算法运算特点的基础上，设计了列判断和交错存储相结合的硬件实现方案，并采用硬件描述语言Verilog在寄存器传输级描述了相应的硬件电路。通过功能仿真和逻辑综合后，所获得的上下文编码模块最大时钟频率为101MHz，且能在130ms内完成对一幅512×512灰度图像的编码，性能比Jasper软件中的实现方案提高了75％。 JPEG2000的一个重要特性是其具有渐进传输的能力，而码流组织是获得渐进传输特性的技术关键。码流组织通过在输出码流中安排数据包的先后顺序来实现渐进传输的目的。本文对JPEG2000中实现渐进传输的机制进行了分析，并研究了码流组织的算法实现。 为了对JPEG2000算法实现进行验证，本文设计了基于FPGA和ARM的验证实验平台，其中FPGA主要完成算法中运算量较大的小波变换、上下文编码和算术编码，而ARM处理器则完成码流组织、数据打包以及和PC机的通信。本文在该平台上对所设计的上下文编码算法和码流组织模块的设计进行了验证，实验结果表明本文设计的算法模块功能正确，并在一定程度上提高了编码速度。
上传时间： 2013-04-24
上传用户：独孤求源
ISO和ITU-T制定的一系列视频编码国际标准的推出，开创了视频通信和存储应用的新纪元。从H.261视频编码建议，到H.262/3、MPEG-1/2/4等都有一个共同的不断追求的目标，即在尽可能低的码率(或存储容量)下获得尽可能好的图像质量。 本课题的研究建立在目前主流的压缩算法的基础上，综合出各种标准中实现途径的共性和优势，将算法的主体移植于FPGA(FieldProgrammableGateArray)平台上。凭借该种类嵌入式系统配置灵活、资源丰富的特点，建立一个可重构的内核处理模块。进一步的完善算法(运算速度、精度)和外围系统后，就可作为专用视频压缩编码器进行门级电路设计的原型，构建一个片上可编程的独立系统。 编码器设计有良好的应用前景，通过使用离散余弦变换和熵编码，对运动图像从空间上进行压缩编码，使得编码后的数据流适合于传输、通信、存储和编辑等方面的要求。同时，系统的设计将解码的工作量大幅度降低，功能模块在作适当的改动后可为解码器的参考设计使用。 研究所涉及的各功能模块都进行了系统性的仿真和综合，满足工程样机的前期研发需要。
上传时间： 2013-04-24
上传用户：xiangwuy
本文主要研究Turbo码的编码和译码算法及其FPGA硬件实现.在概述信道编码理论及其发展历程之后,简要地论述了Turbo码的原理.然后分别对Turbo码的MAP译码算法,LOG-MAP算法进行推导,在给出LOG-MAP的推导之后,提出了对于LOG-MAP译码算法的两点改进,采用三阶牛顿插值函数对校验函数进行拟合,采用双滑动窗口技术取代传统的单滑动窗口技术.Turb码还有一种译码复杂度相对较低的算法——SOVA算法,本文也给出了SOVA算法的详细推导过程.在对LOG-MAP和SOVA算法的详细推导之后,本文给出Turbo码的软件仿真,采用Matlab语言编写Turbo码仿真系统程序,仿真系统比较了单滑动窗口技术和双滑动窗口技术在不同的信噪比下的译码性能.在软件仿真的基础上,本文给出了Turbo码编码器和采用LOG-MAP译码算法译码器的FPGA硬件实现方法.
上传时间： 2013-06-19
上传用户：plsee
H.264/AVC是国际电信联盟与国际标准化组织/国际电工委员会联合推出的活动图像编码标准，简称H.264。作为最新的国际视频编码标准，H.264/AVC与MPEG-4、H.263等视频编码标准相比，性能有了很大的提高，并已在流媒体、数字电视、电话会议、视频存储等诸多领域得到广泛的应用。 本论文的研究课题是基于H.264/AVC视频编码标准的CAVLC(Context-based Adaptive Variable Length Coding，基于上下文的自适应可变长编码)编码算法研究及FPGA实现。对于变换后的熵编码，H.264/AVC支持两种编码模式：基于上下文的可变长编码(CAVLC)和基于上下文的自适应算术编码(CABAC，Context-based Adaptive BinaryArithmetic Coding)。在H.264/AVC中，尽管CAVLC算法也是采用了VLC编码，但是同以往标准不同，它所有的编码都是基于上下文进行。这种方法比传统的查单一表的方法提高了编码效率，但也增加了设计上的困难。 作者在全面学习H.264/AVC协议和深入研究CAVLC编码算法的基础上，确定了并行编码的CAVLC编码器结构框图，并总结出了影响CAVLC编码器实现的瓶颈。针对这些瓶颈，对CAVLC编码器中的各个功能模块进行了优化设计，这些优化设计包括多参考块的表格预测法、快速查找表法、算术消除法等。最后，用Verilog硬件描述语言对所设计的CAVLC编码器进行了描述，用EDA软件对其主要功能模块进行了仿真，并在Cyclone II系列EP2C20F484的FPGA上验证了它们的功能。结果表明，该CAVLC编码器各编码单元的编码速度得到了显著提高且均能满足实时通信要求，为整个CAVLC编码器的实时通信提供了良好的基础。
上传时间： 2013-06-04
上传用户：libenshu01
本论文是以GSM基站系统为对象研究了软件无线电思想在移动通信中应用的可行性，通过构造一个具有开放性、标准化、模块化的通用硬件平台，用软件来完成各种功能。 本文首先从整体上介绍了GSM移动通信系统及其实现过程，通过大量的Matlab仿真详细论述了GSM蜂窝通信系统中的语音编码、信道编码、交织、加密、调制等技术。 其次，文中介绍了GSM信道编码规则，其中重点阐述了CRC、卷积码和交织码的基本原理和算法实现，并完成了三者编码译码的软件设计，采用FPGA技术实现并验证了设计的正确性。 最后，对GMSK调制和解调的原理及特点进行论述，并提出了软件实现的可行性方案，为下一步的软件设计打下了坚实的基础。硬件试验平台是软件实现的基础，因此，文中进行了详细的分析与设计，并给出了部分电路设计图，对相关课题的研究具有一定的指导意义和参考价值。
上传时间： 2013-07-11
上传用户：plsee
低密度校验码（LDPC，Low Density Parity Check Code）是一种性能接近香农极限的信道编码，已被广泛地采用到各种无线通信领域标准中，包括我国的数字电视地面传输标准、欧洲第二代卫星数字视频广播标准（DVB-S2，Digital Video Broadcasting-Satellite 2）、IEEE 802.11n、IEEE 802.16e等。它是3G乃至将来4G通信系统中的核心技术之一。 当今LDPC码构造的主流方向有两个，分别是结合准循环（QC，Quasi Cyclic）移位结构的单次扩展构造和类似重复累积（RA，Repeat Accumulate）码构造。相应地，主要的LDPC码编码算法有基于生成矩阵的算法和基于迭代译码的算法。基于生成矩阵的编码算法吞吐量高，但是需要较多的寄存器和ROM资源；基于迭代译码的编码算法实现简单，但是吞吐量不高，且不容易构造高性能的好码。 本文在研究了上述几种码构造和编码算法之后，结合编译码器综合实现的复杂度考虑，提出了一种切实可行的基于二次扩展（Dex，Duplex Expansion）的QC-LDPC码构造方法，以实现高吞吐量的LDPC码收发端；并且充分利用该类码校验矩阵准循环移位结构的特点，结合RU算法，提出了一种新编码器的设计方案。 基于二次扩展的QC-LDPC码构造方法，是通过对母矩阵先后进行乱序扩展（Pex，Permutation Expansion）和循环移位扩展（CSEx，Cyclic Shift Expansion）实现的。在此基础上，为了实现可变码长、可变码率，一般编译码器需同时支持多个乱序扩展和循环移位扩展的扩展因子。本文所述二次扩展构造方法的特点在于，固定循环移位扩展的扩展因子大小不变，支持多个乱序扩展的扩展因子，使得译码器结构得以精简；构造得到的码字具有近似规则码的结构，便于硬件实现；（伪）随机生成的循环移位系数能够提高码字的误码性能，是对硬件实现和误码性能的一种折中。 新编码器在很大程度上考虑了资源的复用，使得实现复杂度近似与码长成正比。考虑到吞吐量的要求，新编码器结构完全抛弃了RU算法中串行的前向替换（FS，Forward Substitution）模块，同时简化了流水线结构，由原先RU算法的6级降低为4级；为了缩短编码延时，设计时安排每一级流水线计算所需的时钟数大致相同。 这种码字构造和编码联合设计方案具有以下优势：相比RU算法，新方案对可变码长、可变码率的支持更灵活，吞吐量也更大；相比基于生成矩阵的编码算法，新方案节省了50％以上的寄存器和ROM资源，单位资源下的吞吐量更大；相比类似重复累积码结构的基于迭代译码的编码算法，新方案使高性能LDPC码的构造更为方便。以上结果都在Xilinx Virtex II pro 70 FPGA上得到验证。 通过在实验板上实测表明，上述基于二次扩展的QC-LDPC码构造和相应的编码方案能够实现高吞吐量LDPC码收发端，在实际应用中具有很高的价值。 目前，LDPC码正向着非规则、自适应、信源信道及调制联合编码方向发展。跨层联合编码的构造方法，及其对应的编码算法，也必将成为信道编码理论未来的研究重点。
上传时间： 2013-07-26
上传用户：qoovoop
本论文介绍了毫米波通信系统中常用的上变频方案和调制方式，比较了它们的性能和特点，最终在发射系统中选择了DQPSK调制方式。提出了一种利用数字上变频技术进行基带信号的数字域上变频调制的方法。系统设计采用了现场可编程逻辑器件FPGA和通用正交上变频器AD9857相结合的方案。 本设计硬件平台以AD公司的AD9857为核心，在数字域完成了基带数字信号内插滤波、正交调制、D/A变换等功能；选用ALTERA公司的Cyclone系列EPlC6Q240C8完成了基带数字信号的处理，并实现了对AD9857的控制。软件部分，应用Quartus Ⅱ和硬件描述语言VHDL在FPGA中完成了基带数字信号处理模块(串并转换模块、差分编码模块)和与AD9857的通信模块(串口通信模块、并口通信模块)的设计，并进行了仿真，仿真结果达到了设计要求。整个系统实现了在70MHz中频载波上的DQPSK调制。系统具有结构简单，控制灵活，频率分辨率高，频率变化速率高等优点。
上传时间： 2013-07-18
上传用户：qoovoop
