Xilinx-XUPV

eetop.cn_XILINX+ISE+14.5设计教程

FGPA设计教程经典 XILINX设计教程

标签： cn_XILINX eetop 14.5 ISE 设计教程

上传时间： 2017-04-26

上传用户：lijian0714
xilinx vcu118 user guide

virtex ultra scale plus 16nm vcu 188 board user guide. For high speed and ultra scale design prototype.

标签： xilinx guide user vcu 118

上传时间： 2017-05-16

上传用户：hewangfeng
Xilinx_ug475_7Series_Pkg_Pinout

Xilinx 7代FPGA系列引脚信息描述

标签： 7Series_Pkg_Pinout Xilinx_ug 475

上传时间： 2017-05-24

上传用户：wujie941119
zc7020 开发板设计文档

xilinx zc7020 开发板设计文档

标签： 7020 zc 开发板文档

上传时间： 2017-08-24

上传用户：nonghero
EGO1用户手册

EGO1 是依元素科技基于 Xilinx Artix-7 FPGA 研发的便携式数模混合基础教学平台。EGO1 配备的 FPGA (XC7A35T-1CSG324C)具有大容量高性能等特点，能实现较复杂的数字逻辑设计；在 FPGA 内可以构建 MicroBlaze 处理器系统，可进行 SoC 设计。该平台拥有丰富的外设，以及灵活的通用扩展接口。

标签： ego 用户手册

上传时间： 2017-10-14

上传用户：wlwl
FPGA设计高级技巧

华为的FPGA高级技巧xilinx

标签： FPGA 高级技巧

上传时间： 2018-04-15

上传用户：MagicJ
VIVADO集成开发环境时序约束

本文主要介绍如何在Vivado设计套件中进行时序约束，原文出自Xilinx中文社区。 Vivado软件相比于ISE的一大转变就是约束文件，ISE软件支持的是UCF(User Constraints File)，而Vivado软件转换到了XDC(Xilinx Design Constraints)。XDC主要基于SDC(Synopsys Design Constraints)标准，另外集成了Xilinx的一些约束标准，可以说这一转变是Xilinx向业界标准的靠拢。Altera从TimeQuest开始就一直使用SDC标准，这一改变，相信对于很多工程师来说是好事，两个平台之间的转换会更加容易些。

标签： VIVADO 集成开发环境时序约束

上传时间： 2018-07-13

上传用户：yalsim
pci IP核VHDL

国际著名Xilinx公司原版PCI IP核，完全兼容PCIv2.1，可放心应用

标签： VHDL pci

上传时间： 2019-03-08

上传用户：yyyfzx
pci 源码VHDL

Xilinx公司PCI源码，可直接使用。完全兼容PCIv2.2

标签： VHDL pci 源码

上传时间： 2019-03-08

上传用户：yyyfzx
赛灵思原语

原语是 Xilinx 针对其器件特征开发的一系列常用模块的名字，用户可以将其看成 Xilinx 公司为用户提供的库函数，类似于 C++ 中的“cout”等关键字，是芯片中的基本元件，代表 FPGA 中实际拥有的硬件逻辑单元

标签： xilinx原语的使用方法

上传时间： 2019-06-19

上传用户：popo