N位加法器源代码，通用的，通过xilinx验证，希望对大家有用。
上传时间： 2015-06-06
上传用户：zhangzhenyu
VHDL，verilog串并转换源程序 Xilinx公司参考资料
标签： VHDL
上传时间： 2015-07-03
上传用户：小宝爱考拉
介绍了基于FPGA的多功能计程车计价器的电路设计。该设计采用了可编程逻辑器件FPGA的ASIC设计，并基于超高速硬件描述语言VHDL在Xilinx公司的SpartanⅡ系列的2sc200PQ208-5芯片上编程实现了整个系统的控制部分，整个自动控制系统由四个模块构成：秒分频模块、控制模块、计量模块和译码显示模块。该设计不仅仅实现了显示计程车计费的功能，其多功能表现在它可以通过选择键选择显示计程车累计走的总路程和乘客乘载的时间。计时、计程、计费准确可靠，应用于实际当中有较好的实用价值和较高的可行性。
上传时间： 2014-07-27
上传用户：llandlu
BurchED B5-X300 Spartan2e using XC2S300e device Top level file for 6809 compatible system on a chip Designed with Xilinx XC2S300e Spartan 2+ FPGA. Implemented With BurchED B5-X300 FPGA board, B5-SRAM module, B5-CF module and B5-FPGA-CPU-IO module
标签： compatible 300 Spartan2e BurchED
上传时间： 2015-07-07
上传用户：star_in_rain
Verilog HDL的PLI子程序接口，用于与用户C程序在2个方向上传输数据，可用xilinx ISE，quartusii或modelsim仿真，
上传时间： 2013-12-09
上传用户：kr770906
1024点FFT快速傅立叶变换，包含说明文档和VHDL源代码，16位输入/输出，带DMA功能，xilinx的ip
上传时间： 2015-07-13
上传用户：独孤求源
用FPGA模拟VGA时序、模拟PS/2总线的键盘接口VHDL源代码，基于Xilinx spartan3
上传时间： 2013-12-12
上传用户：3到15
FM收音机的解码及控制器VHDL语言实现，Xilinx提供的．别谢我．
上传时间： 2015-07-17
上传用户：CHENKAI
IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则 asyn_fifo.veo 给出了例化该核方式（或者在 Edit－>Language Template->COREGEN 中找到 verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库 的模块，仿真时该文件也要加入工程。
上传时间： 2014-01-05
上传用户：顶得柱
运算器的实现，即实验指导书中的实验一，文件中包含有原代码及端口设置（可变），用vrilog HDL编程，Xilinx ISE 6仿真，并在实际电路中得到实现．
标签： 运算器
上传时间： 2015-07-25
上传用户：hzy5825468
