Viterbi译码

接收到的符号首先经过解调器判决,输出0、1码,然后再送往译码器的形式,称为硬判决译码。即编码信道的输出是0、1的硬判决信息。

资源总数
500

Viterbi译码 热门资料

查看全部 500 份 →

本文提出了一种高速Viterbi译码器的FPGA实现方案。这种Viterbi译码器的设计方案既可以制成高性能的单片差错控制器,也可以集成到大规模ASIC通信芯片中,作为全数字接收的一部分。 本文所设计的Viterbi译码器采用了基四算法,与...

2013-04-24 103 Viterbi译码

本文提出了一种高速Viterbi译码器的FPGA实现方案。这种Viterbi译码器的设计方案既可以制成高性能的单片差错控制器,也可以集成到大规模ASIC通信芯片中,作为全数字接收的一部分。 本文所设计的Viterbi译码器采用了基四算法,与...

2024-01-18 9 Viterbi译码