Viterbi+Decoder

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本文提出了一种高速Viterbi译码器的FPGA实现方案。这种Viterbi译码器的设计方案既可以制成高性能的单片差错控制器，也可以集成到大规模ASIC通信芯片中，作为全数字接收的一部分。本文所设计的Viterbi译码器采用了基四算法，与...

2023-10-04 6 Viterbi+Decoder

信道解码viterbi算法的matlab实现，详细

2015-11-03 106 Viterbi+Decoder

一个完整的viterbi(2,1,7)编码程序，使用的是Verilog语言

2016-10-29 85 Viterbi+Decoder

（2,1,3）卷积码的Viterbi译码C程序，已经验证成功

2016-05-23 141 Viterbi+Decoder

卷积码viterbi译码的蝶形算法，可以大大减少卷积码viterbi译码的运算时间

2016-09-21 163 Viterbi+Decoder

viterbi译码算法是一种卷积码的解码算法。优点不说了。缺点就是随着约束长度的增加算法的复杂度增加很快。约束长度N为7时要比较的路径就有64条，为8时路径变为128条。 (2<<(N-1))。所以viterbi译码一般应用在约...

2016-08-08 2 Viterbi+Decoder

2018-03-26 6 Viterbi+Decoder

　　本文对于全并行Viterbi译码器的设计及其FPGA实现方案进行了研究，并最终将用FPGA实现的译码器嵌入到某数字通信系统之中。　　首先介绍了卷积码及Viterbi译码算法的基本原理，并对卷积码的纠错性能进行了理论分析。接着介绍了Vit...

2023-10-31 9 Viterbi+Decoder

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