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其他 该论文阐述了用于硬件信号处理的基于4基数12点快速傅立叶变换的VHDL核的设计过程。作者：Vite-Frias Jose Alberto、Romero-Troncoso Rene de Jesus、O
该论文阐述了用于硬件信号处理的基于4基数12点快速傅立叶变换的VHDL核的设计过程。作者：Vite-Frias Jose Alberto、Romero-Troncoso Rene de Jesus、Ordaz-Moreno
通讯/手机编程 GSM信道译码 测试条件:上行DSP时钟@169MHz--->(STM #0xC007,CLKMD) SDCCH---->抽取比特固定为1bit需要时间1.2ms(vite
GSM信道译码
测试条件:上行DSP时钟@169MHz--->(STM #0xC007,CLKMD)
SDCCH---->抽取比特固定为1bit需要时间1.2ms(viterbi解码算法)||1.06ms(非viterbi译码算法)
抽取比特如果为4bit需要时间2.8ms(viterbi解码算法)||2.72ms(非viterbi