该论文阐述了用于硬件信号处理的基于4基数12点快速傅立叶变换的VHDL核的设计过程。作者：Vite-Frias Jose Alberto、Romero-Troncoso Rene de Jesus、O
该论文阐述了用于硬件信号处理的基于4基数12点快速傅立叶变换的VHDL核的设计过程。作者：Vite-Frias Jose Alberto、Romero-Troncoso Rene de Jesus、O...
Vite-Frias技术资料
📦 资源总数：2
💻 源代码：13
📚 Vite-Frias全部资料 (2个)
GSM信道译码 测试条件:上行DSP时钟@169MHz--->(STM #0xC007,CLKMD) SDCCH---->抽取比特固定为1bit需要时间1.2ms(vite
GSM信道译码 测试条件:上行DSP时钟@169MHz--->(STM #0xC007,CLKMD) SDCCH---->抽取比特固定为1bit需要时间1.2ms(vite...