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发一个基于ModelSim仿真的Verilog源代码包
有关verilog的硬件实现VGA设计的代码。
一个可综合的同步FIFO的verilog源代码
其中给出了许多VERILOG中常用的代码,并且给出了测试模块
16位加法器的流水线计算,verilog代码,用于FPGA平台。
用Verilog HDL 写的数字示波器的源代码,其中还包括VGA控制源代码
关于verilog的各个基本模块的源代码,如加法器,寄存器,选择器及各个测试文件
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