Verilog+Code

2016-01-11 123 Verilog+Code

占用资源少的verilog HDL uart接口；采用固定波特率115200，可以修改程序中的分频来修改波特率，模式为1个启始位，8位数据位，1个停止位；带1字节缓存；当缓存空时输出空信号

2013-12-28 44 Verilog+Code

Verilog实现的DDS正弦信号发生器和测频测相模块，DDS模块可产生两路频率和相位差均可预置调整的值正弦波，频率范围为20Hz-5MHz，相位范围为0°-359°，测量的数据通过引脚传输给单片机，单片机进行计算和显示。

2013-12-09 102 Verilog+Code

2015-12-20 47 Verilog+Code

本书简要介绍了Verilog硬件描述语言的基础知识，包括语言的基本内容和基本结构，以及利用该语言在各种层次上对数字系统的建模方法。书中列举了大量实例，帮助读者掌握语言本身和建模方法，对实际数字系统设计也很有帮助。

2014-01-22 93 Verilog+Code

2016-02-21 174 Verilog+Code

2014-08-11 126 Verilog+Code

基于DDS原理的正弦信号发生器。用VERILOG语言实现，功能强大。

2014-01-13 107 Verilog+Code

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