TestBench

TestBench是一种验证的手段。首先，任何设计都是会有输入输出的。但是在软环境中没有激励输入，也不会对你设计的输出正确性进行评估。那么此时便有一种，模拟实际环境的输入激励和输出校验的一种“虚拟平台”的产生。在这个平台上你可以对你的设计从软件层面上进行分析和校验，这个就是TestBench的含义。

自己写的

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RS[255,223]纠错码verilog源码

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是一个用于soc的32bit risc核

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本人根据opencores.org上的cordic算法改写的可配置位宽的cordic算法

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移向相加器

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HSSDRC IP core is the configurable universal SDRAM controller with adaptive bank control and adaptiv

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This project features a full-hardware sound compressor using the well known algorithm: IMA ADPCM.

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VHDL中关于generic的用法

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FPGA与dSP的接口

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