Smart+FIFO

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用HDL语言编写的通用fifo源码，通过对fifo的宽度和深度进行配置，可以产生我们所需要的fifo，还包括fifo的测试程序和仿真Makefile脚本

2014-01-03 114 Smart+FIFO

2014-01-07 31 Smart+FIFO

Verilog HDL 编写的CY7C68013 SLAVE FIFO接口程序，实际测试可用。可以直接跟上位机连接，传输数据。

2016-10-13 103 Smart+FIFO

2017-01-07 26 Smart+FIFO

16×4bit的FIFO设计,VHDL语言编的的，能在ISE上仿真出来结果。

2016-07-01 90 Smart+FIFO

非常好的关于fifo的中文资料，供大家分享

2017-07-08 194 Smart+FIFO

Simulation and Synthesis Techniques for Asynchronous FIFO Design with Asynchronous Pointer Comparisons

2017-07-19 109 Smart+FIFO

设计实现4bit FIFO, 数据深度为8，产生满，空状态标志

2013-12-26 146 Smart+FIFO