VHDL源程序:16位计数器的设计
16位计数器的设计,这里是实现上述功能的VHDL源程序,供大家学习和讨论。\r\n...
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本书所要介绍的就是Cadence 公司所出品的Allegro Layout 软件工具,书中每\r\n个章节的出现顺序系按照实际的电路板设计流程而编排,而每一个章节又按照下\r\n列的方式编排,以期让使用者可以较快地进入使用状况...
VERILOG HDL 实际工控项目源码\r\n开发工具 altera quartus2...
工作原理:\r\n 脉冲输入,记录30个脉冲的间隔时间(总时间),LED显示出来,牵涉到数码管的轮流点亮,以及LED的码。输入端口一定要用个\r\n74LS14整一下,图上没有。数码管使用共阴数码管。MAXPLUS编译。\r\n测试时将光电门的信号端一块连接到J2口的第三管脚,同时第一管脚为地,应该...
利用FPGA实现的可编程综合采样器\r\nAProgrammableIntegratedSamplerUsingFPGA...