PLL-based

Digital Down Converter Design based on FPGA

Digital Down Converter Design based on FPGA.

标签： Converter Digital Design based

上传时间： 2013-08-13

上传用户：CSUSheep
fpga based jpge 压缩算法

fpga based jpge 压缩算法，性能不错，

标签： based fpga jpge 压缩算法

上传时间： 2013-08-14

上传用户：a471778
FPGA-based link layer chip S19202 configuration

FPGA-based link layer chip S19202 configuration

标签： configuration FPGA-based S19202 layer

上传时间： 2013-08-18

上传用户：xsnjzljj
Run Pac-man Game Based on 8086/8088 FPGA IP Core

Run Pac-man Game Based on 8086/8088 FPGA IP Core

标签： Pac-man Based Game 8086

上传时间： 2013-08-23

上传用户：JamesB
一篇关于CORDIC的文章A survey of CORDIC algorithms for FPGA based computers

一篇关于CORDIC的文章A survey of CORDIC algorithms for FPGA based computers

标签： CORDIC algorithms computers survey

上传时间： 2013-08-31

上传用户：lliuhhui
something useful for communication,source code based on FPGA

something useful for communication,source code based on FPGA

标签： communication something useful source

上传时间： 2013-08-31

上传用户：maizezhen
On the design of an FPGA-Based OFDM modulator for IEEE 802.11a

On the design of an FPGA-Based OFDM modulator for IEEE 802.11a

标签： FPGA-Based modulator 802.11 design

上传时间： 2013-09-02

上传用户：zjwangyichao
XS128之锁相环PLL

XS128之锁相环PLL

标签： 128 PLL XS 锁相环

上传时间： 2013-12-20

上传用户：ywqaxiwang
使用时钟PLL的源同步系统时序分析

使用时钟PLL的源同步系统时序分析一）回顾源同步时序计算Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup TimeHold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time下面解释以上公式中各参数的意义：Etch Delay：与常说的飞行时间(Flight Time)意义相同，其值并不是从仿真直接得到，而是通过仿真结果的后处理得来。请看下面图示：图一为实际电路，激励源从输出端，经过互连到达接收端，传输延时如图示Rmin，Rmax，Fmin，Fmax。图二为对应输出端的测试负载电路，测试负载延时如图示Rising，Falling。通过这两组值就可以计算得到Etch Delay 的最大和最小值。

标签： PLL 时钟同步系统时序分析

上传时间： 2013-11-05

上传用户：VRMMO
Altera可重配置PLL使用手册0414-3

Altera可重配置PLL使用手册0414-3。

标签： Altera 0414 PLL 可重配置

上传时间： 2013-11-08

上传用户：秦莞尔w