ADF4350/1系列是什么？
上传时间： 2013-12-27
上传用户：Miyuki
利用锁相环(PLL)和YTO相结合,设计出一种频率合成器。实现了3～7 GHz的频率覆盖和低于0.2 Hz的频率分辨率。全频段相噪均在-108 dBc/Hz@10 kHz以下,具有较高的实用价值。
上传时间： 2013-10-31
上传用户：258彼岸
结合直接数字频率合成（DDS）和锁相环（PLL）技术完成了X波段低相噪本振跳频源的设计。文章通过软件仿真重点分析了本振跳频源的低相噪设计方法，同时给出了主要的硬件选择和详细电路设计过程。最后对样机的测试结果表明，本方案具有相位噪声低、频率控制灵活等优点，满足了实际工程应用。
上传时间： 2013-11-12
上传用户：jiwy
摘要: 介绍了时钟分相技术并讨论了时钟分相技术在高速数字电路设计中的作用。 关键词: 时钟分相技术; 应用 中图分类号: TN 79 文献标识码:A 文章编号: 025820934 (2000) 0620437203 时钟是高速数字电路设计的关键技术之一, 系统时钟的性能好坏, 直接影响了整个电路的 性能。尤其现代电子系统对性能的越来越高的要求, 迫使我们集中更多的注意力在更高频率、 更高精度的时钟设计上面。但随着系统时钟频率的升高。我们的系统设计将面临一系列的问 题。 1) 时钟的快速电平切换将给电路带来的串扰(Crosstalk) 和其他的噪声。 2) 高速的时钟对电路板的设计提出了更高的要求: 我们应引入传输线(T ransm ission L ine) 模型, 并在信号的匹配上有更多的考虑。 3) 在系统时钟高于100MHz 的情况下, 应使用高速芯片来达到所需的速度, 如ECL 芯 片, 但这种芯片一般功耗很大, 再加上匹配电阻增加的功耗, 使整个系统所需要的电流增大, 发 热量增多, 对系统的稳定性和集成度有不利的影响。 4) 高频时钟相应的电磁辐射(EM I) 比较严重。 所以在高速数字系统设计中对高频时钟信号的处理应格外慎重, 尽量减少电路中高频信 号的成分, 这里介绍一种很好的解决方法, 即利用时钟分相技术, 以低频的时钟实现高频的处 理。 1 时钟分相技术 我们知道, 时钟信号的一个周期按相位来分, 可以分为360°。所谓时钟分相技术, 就是把 时钟周期的多个相位都加以利用, 以达到更高的时间分辨。在通常的设计中, 我们只用到时钟 的上升沿(0 相位) , 如果把时钟的下降沿(180°相位) 也加以利用, 系统的时间分辨能力就可以 提高一倍(如图1a 所示)。同理, 将时钟分为4 个相位(0°、90°、180°和270°) , 系统的时间分辨就 可以提高为原来的4 倍(如图1b 所示)。 以前也有人尝试过用专门的延迟线或逻辑门延时来达到时钟分相的目的。用这种方法产生的相位差不够准确, 而且引起的时间偏移(Skew ) 和抖动 (J itters) 比较大, 无法实现高精度的时间分辨。 近年来半导体技术的发展, 使高质量的分相功能在一 片芯片内实现成为可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能优异的时钟 芯片。这些芯片的出现, 大大促进了时钟分相技术在实际电 路中的应用。我们在这方面作了一些尝试性的工作: 要获得 良好的时间性能, 必须确保分相时钟的Skew 和J itters 都 比较小。因此在我们的设计中, 通常用一个低频、高精度的 晶体作为时钟源, 将这个低频时钟通过一个锁相环(PLL ) , 获得一个较高频率的、比较纯净的时钟, 对这个时钟进行分相, 就可获得高稳定、低抖动的分 相时钟。 这部分电路在实际运用中获得了很好的效果。下面以应用的实例加以说明。2 应用实例 2. 1 应用在接入网中 在通讯系统中, 由于要减少传输 上的硬件开销, 一般以串行模式传输 图3 时钟分为4 个相位 数据, 与其同步的时钟信号并不传输。 但本地接收到数据时, 为了准确地获取 数据, 必须得到数据时钟, 即要获取与数 据同步的时钟信号。在接入网中, 数据传 输的结构如图2 所示。 数据以68MBös 的速率传输, 即每 个bit 占有14. 7ns 的宽度, 在每个数据 帧的开头有一个用于同步检测的头部信息。我们要找到与它同步性好的时钟信号, 一般时间 分辨应该达到1ö4 的时钟周期。即14. 7ö 4≈ 3. 7ns, 这就是说, 系统时钟频率应在300MHz 以 上, 在这种频率下, 我们必须使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型门延迟为340p s) , 如前所述, 这样对整个系统设计带来很多的困扰。 我们在这里使用锁相环和时钟分相技术, 将一个16MHz 晶振作为时钟源, 经过锁相环 89429 升频得到68MHz 的时钟, 再经过分相芯片AMCCS4405 分成4 个相位, 如图3 所示。 我们只要从4 个相位的68MHz 时钟中选择出与数据同步性最好的一个。选择的依据是: 在每个数据帧的头部(HEAD) 都有一个8bit 的KWD (KeyWord) (如图1 所示) , 我们分别用 这4 个相位的时钟去锁存数据, 如果经某个时钟锁存后的数据在这个指定位置最先检测出这 个KWD, 就认为下一相位的时钟与数据的同步性最好(相关)。 根据这个判别原理, 我们设计了图4 所示的时钟分相选择电路。 在板上通过锁相环89429 和分相芯片S4405 获得我们所要的68MHz 4 相时钟: 用这4 个 时钟分别将输入数据进行移位, 将移位的数据与KWD 作比较, 若至少有7bit 符合, 则认为检 出了KWD。将4 路相关器的结果经过优先判选控制逻辑, 即可输出同步性最好的时钟。这里, 我们运用AMCC 公司生产的 S4405 芯片, 对68MHz 的时钟进行了4 分 相, 成功地实现了同步时钟的获取, 这部分 电路目前已实际地应用在某通讯系统的接 入网中。 2. 2 高速数据采集系统中的应用 高速、高精度的模拟- 数字变换 (ADC) 一直是高速数据采集系统的关键部 分。高速的ADC 价格昂贵, 而且系统设计 难度很高。以前就有人考虑使用多个低速 图5 分相技术应用于采集系统 ADC 和时钟分相, 用以替代高速的ADC, 但由 于时钟分相电路产生的相位不准确, 时钟的 J itters 和Skew 比较大(如前述) , 容易产生较 大的孔径晃动(Aperture J itters) , 无法达到很 好的时间分辨。 现在使用时钟分相芯片, 我们可以把分相 技术应用在高速数据采集系统中: 以4 分相后 图6 分相技术提高系统的数据采集率 的80MHz 采样时钟分别作为ADC 的 转换时钟, 对模拟信号进行采样, 如图5 所示。 在每一采集通道中, 输入信号经过 缓冲、调理, 送入ADC 进行模数转换, 采集到的数据写入存储器(M EM )。各个 采集通道采集的是同一信号, 不过采样 点依次相差90°相位。通过存储器中的数 据重组, 可以使系统时钟为80MHz 的采 集系统达到320MHz 数据采集率(如图6 所示)。 3 总结 灵活地运用时钟分相技术, 可以有效地用低频时钟实现相当于高频时钟的时间性能, 并 避免了高速数字电路设计中一些问题, 降低了系统设计的难度。
上传时间： 2013-12-17
上传用户：xg262122
清单
上传时间： 2013-10-20
上传用户：taiyang250072
Telecommunication, satellite links and set-top boxes allrequire tuning a high frequency oscillator. The actualtuning element is a varactor diode, a 2-terminal device thatchanges capacitance as a function of reverse bias voltage.1 The oscillator is part of a frequency synthesizingloop, as detailed in Figure 1. A phase locked loop (PLL)compares a divided down representation of the oscillatorwith a frequency reference. The PLL’s output is levelshifted to provide the high voltage necessary to bias thevaractor, which closes a feedback loop by voltage tuningthe oscillator. This loop forces the voltage controlledoscillator (VCO) to operate at a frequency determined bythe frequency reference and the divider’s division ratio.
上传时间： 2013-12-20
上传用户：ABCDE
对并联谐振逆变器的工作原理(即换流过程) 进行了分析,详细地分析并联逆变器各种情况下的工作状态;通过分析得出逆变器的最佳工作状态,即容性工作状态。对锁相环的结构做了简要分析,并给出其相位模型;在此基础上以CD4046为例介绍锁相环(PLL) 电路参数的计算方法。设计了一种他激重复扫频转自激的逆变器启动电路,大大提高了逆变器启动的成功率。
上传时间： 2013-10-26
上传用户：busterman
Adobe Dreamweaver cs5是个原本由Macromedia公司所开发的著名网站开发工具。它使用所见即所得的接口，亦有HTML编辑的功能。它现在有Mac和Windows系统的版本。 Adobe Dreamweaver CS5.5 软件大小：405.29 MB 开发商：Adobe 软件语言：英文版 授权类型：共享(收费)软件 软件类别：国外软件/网页制作 运行环境：WinXP, Win7, WinVista, Win2003, Win2008 本工具可以生成Adobe Dreamweaver CS5 序列号。操作简单 Adobe Dreamweaver CS5 序列号： 1192-1373-4229-3602-4261-7028 1192-1271-8732-4964-8936-9057 1192-1902-9988-9030-2732-9994 1192-1275-4297-5243-8062-4275 1192-1227-7168-1134-0587-7125 1192-1463-3837-3512-9321-1986 1192-1935-9343-7157-0941-8720 1192-1600-4072-1232-3922-2834 1192-1042-8149-7299-3858-7248 1192-1318-1858-8658-8680-9716
标签： dreamweaver Adobe cs5 序列号
上传时间： 2013-11-15
上传用户：541657925
PIC16C54C为8位单片机，指令字长12位，全部指令都是单字节指令，系统为哈佛结构，数据总线和程序总线各自独立分开，数据总线宽度为8位，程序总线宽度为12位，内部程序存储器为512×12位，内部数据寄存器为32×8位。 PIC16C54C有12根双向可独立编程I/O引脚，分为PortA和PortB两个端口，其中PortA为RA0～RA3，PortB为RB0～RB7，每根I/O引脚可由程序来编程决定其输入输出方向。 PIC16C54C提供四种可选振荡方式： - RC，低成本的阻容振荡方式 - XT，标准晶体/陶瓷振荡 - HS，高速晶体/陶瓷振荡 - LP，低功耗，低频晶体振荡 更多锁相环知识请访问 http://www.elecfans.com/zhuanti/PLL.html
上传时间： 2013-12-23
上传用户：dianxin61
多媒体卡MMC(MultiMedia Card)是由美国SanDisk 公司和德国Simens 公司于1997 年共 同开发推出的一种多功能存储卡。内置控制电路，可以使用在手机、数码相机、MP3、PDA 等多种数字设备上，可反复记录30 万次。现在市场上的主流容量有128 MB～2 GB。 文中首先介绍单片机对SPI 协议下的MMC 卡的底层读写操作，然后分析MMC 卡文件系统 的结构，最后详细说明MMC 卡文件的创建、读写、删除等操作。该方法可应用到与Window s 有交互的嵌入式系统中，便于文件的统一管理。
上传时间： 2013-11-05
上传用户：lionlwy
