module DFF2(q,qn,d,clk,set,reset); input d,clk,set,reset; output q,qn; reg q,qn; always @(posedge clk) begin if (reset) …
Microsoft Hyper-V 源代码
汇集 Microsoft Hyper-V 相关的电路原理图、PCB工程文件、单片机/FPGA源代码、数据手册与应用设计方案。
module DFF1(q,qn,d,clk,set,reset); input d,clk,set,reset; output q,qn; reg q,qn; always @(posedge clk or negedge set or nege…
module latch_2(q,d,clk,set,reset); output q; input d,clk,set,reset; assign q = reset ? 0 : (set ? 1 : (clk ? d : q)); endmodul…
module tri_2(out,in,en); output out; input in,en; assign out = en ? in : 'bz; endmodule
module latch_1(q,d,clk); output q; input d,clk; assign q = clk ? d : q; endmodule
module gate2(F,A,B,C,D); input A,B,C,D; output F; assign F=(A&B)|(B&C&D); endmodule
module code_83(din, dout); input[7:0] din; output[2:0] dout; function[2:0] code; input[7:0] din; if (din[7]) code = 3'd7…
module gate3(F,A,B,C,D); input A,B,C,D; output F; reg F; always @(A or B or C or D) begin F=(A&B)|(B&C&D); end endmodule
module encoder8_3(none_on,outcode,a,b,c,d,e,f,g,h); output none_on; output[2:0] outcode; input a,b,c,d,e,f,g,h; reg[3:0] outte…
module tri_1(in,en,out); input in,en; output out; tri out; bufif1 b1(out,in,en); endmodule