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这是一个利用MAX PULL 制作的VHDL的四位除法器的程序 如果有需要仿真图的 请叫站长联系我
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MAX
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这是一个利用MAX PULL 制作的VHDL的四位全加器的程序 如果有需要仿真图的 请叫站长联系我
这是一个利用MAX PULL 制作的VHDL的四位全加器的程序 如果有需要仿真图的 请叫站长联系我...
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这是本人在Max plus2环境下用VHDL语言编的交通灯控制程序。做EDA课程设计的朋友可以下来参考参考。
这是本人在Max plus2环境下用VHDL语言编的交通灯控制程序。做EDA课程设计的朋友可以下来参考参考。...
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分级聚类算法：包括k-mean max-dist min-dist 程序使用方法： 程序中打开文件“.dat”-》选择聚类方法-》显示数据 .dat文件格式： 分成几类 输入样本维数 样本
分级聚类算法：包括k-mean max-dist min-dist 程序使用方法： 程序中打开文件“.dat”-》选择聚类方法-》显示数据 .dat文件格式： 分成几类 输入样本维数 样本个数 下面依次为样本特征向量...
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银行家算法可以避免死锁。算法结构 n : 系统中进程个数 m :系统中的资源类数 1）available(m):现有资源向量 2） max（n,m）:资源最大申请量 3)allocat
银行家算法可以避免死锁。算法结构 n : 系统中进程个数 m :系统中的资源类数 1）available(m):现有资源向量 2） max（n,m）:资源最大申请量 3)allocation(n,m)：资源分配矩阵 4）n...
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用VHDL 语言设计交通灯控制系统, 并在MAX+PLUS II 系统对FPGA/ CPLD 芯片进行下载, 由于生成的是集成化的数字电 路, 没有传统设计中的接线问题, 所以故障率低、可靠性高,
用VHDL 语言设计交通灯控制系统, 并在MAX+PLUS II 系统对FPGA/ CPLD 芯片进行下载, 由于生成的是集成化的数字电 路, 没有传统设计中的接线问题, 所以故障率低、可靠性高, 而且体积小。体现了EDA 技术在数字电路...
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包含了电子时钟的主要功能,输入CLK为1KHZ,输出为动态扫描8段CLD显示.有闹铃,正点报时,时间调整.调整时能够闪烁显示.本时钟为24小时制.课程设计优秀通过.运行平台:MAX+PLUS2.
包含了电子时钟的主要功能,输入CLK为1KHZ,输出为动态扫描8段CLD显示.有闹铃,正点报时,时间调整.调整时能够闪烁显示.本时钟为24小时制.课程设计优秀通过.运行平台:MAX+PLUS2....
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简述了V HDL 语言的功能及其特点,并以 8 位串行数字锁设计为例,介绍了在Max + plus Ⅱ10. 2 开发软件下,利用V HDL 硬件描述语言设 计数字逻辑电路的过程和方法。并设计了密
简述了V HDL 语言的功能及其特点,并以 8 位串行数字锁设计为例,介绍了在Max + plus Ⅱ10. 2 开发软件下,利用V HDL 硬件描述语言设 计数字逻辑电路的过程和方法。并设计了密码锁...
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本文介绍一种利用 EDA技术 和VHDL 语言 ,在MAX+PLUSⅡ环境下,设计了一种新型的智能密码锁。它体积小、功耗低、价格便宜、安全可靠,维护和升级都十分方便,具有较好的应用前景
本文介绍一种利用 EDA技术 和VHDL 语言 ,在MAX+PLUSⅡ环境下,设计了一种新型的智能密码锁。它体积小、功耗低、价格便宜、安全可靠,维护和升级都十分方便,具有较好的应用前景...
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在 MAX+PLUS II开发环境下采用 VHDL语言 设计并实现了电表抄表器 讨论了系统的四个 组成模块的设计和 VHDL 的实现 每个模块采用 RTL 级描述 整体的生成采用图形输入法 通过波形
在 MAX+PLUS II开发环境下采用 VHDL语言 设计并实现了电表抄表器 讨论了系统的四个 组成模块的设计和 VHDL 的实现 每个模块采用 RTL 级描述 整体的生成采用图形输入法 通过波形仿真 下载芯片测试 完成了抄表器的功能...