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基于srt-2算法，利用verilog实现16位定点无符号数除法器（除数、被除数均由16位整数和16位小数组成，商由32位整数和16位小数构成，余数由32位小数组成）

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IEC61804-2国际标准，过程控制的功能模块

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2016-08-27 149 M.2

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