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这是一个基于M/M/S类型的排队论仿真程序。M/M/S表示到达时间为负指数分布，服务时间为负指数分布，服务设备数量为S个的排队系统。 （1）到达模式：严格意义上讲是一个接着一个到达，而且到达时间间隔服从参数为mean_arr的负指数分布；...
2014-07-20
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PCI桥接IP Core的VeriIog HDL实现
PCI总线是目前最为流行的一种局部性总线 通过对PCI总线一些典型功能的分析以及时序的阐述，利用VetilogHDL设计了一个将非PCI功能设备转接到PC1总线上的IP Core 同时，通过在ModeISim SE PLUS 6．0 上运行...
2014-12-30
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