用VHDL写的一个8位全加器的实验程序,供新手参考
用VHDL写的一个8位全加器的实验程序,供新手参考...
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8位全加器的VHDL描述,可用MAX+plusⅡ运行测试...
一种宽频带3dB环形电桥设计 本文讨论并设计了一种改进的 3dB宽频带环形电桥。采用在各引出臂上加四分之 一波长阻抗变换器,并将环分为特性阻抗不同的六段,使其带宽增宽,理论上带宽可以达到40%左右。并给出了微带型电桥的设计、仿真及实测结果。...
AC/DC三电平变换器,Matlab/Simulink建模仿真...
一个全加器的systemc代码,包括模块的定义以及测试平台...