搜索：IP集成器
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https://www.eeworm.com/dl/945870.html
技术资料
FPGA中的IP集成方法对比
从最初的计算机和电话开始，互联网络一直是电子工程的关键构成(1)。在超大规模集成(VLSI)电路时代，由于MOS晶体管(2)的驱动特性以及片内互联(3)相对较大的电容，互联网络变得尤其重要。芯片内部用于连接功能单元的互联网络对芯片性能有很大的影响，甚至是决定性的影响。总线虽然是一种最简单的互联，但 ...
https://www.eeworm.com/dl/935795.html
技术资料
集成式IP电话网关的实现
· 摘要： 一种集成式IP电话网关的硬件及软件体系结构,分析了IP电话网关的数据处理过程,较深入地研究了网关中DSP和主机的多通道实时通信算法
https://www.eeworm.com/dl/931757.html
技术资料
基于IP集成的RS码+DQPSK系统设计
·摘要：  本文利用Altera公司开发的RS、NCO和FIR IP core以及Simulink、DSP_Builder中的模块快速搭建了一个RS(204,188)+DQPSK的低中频调制解调系统.分别在Simulink、Modelsim中验证了系统的功能,最后在Altera公司的Stratix Ⅱ EP2S60 DSP开发板中实现了该系统,并对系统进行了测试.试验结果表明DQ ...
https://www.eeworm.com/dl/537/16528.html
技术书籍
VivadoIP集成器.doc
大家好，欢迎Vivado的一个快速演示，它是xilinx新的设计套件，应用到7系列和以上的系列器件。
https://www.eeworm.com/dl/876743.html
技术资料
VivadoIP集成器.doc
大家好，欢迎Vivado的一个快速演示，它是xilinx新的设计套件，应用到7系列和以上的系列器件。
https://www.eeworm.com/dl/542/176803.html
其他书籍
IP核生成器生成 ip 后有两个文件对我们比较有用
IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则
asyn_fifo.veo 给出了例化该核方式（或者在 Edit－>Language Template->COREGEN 中找到
verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库
的模块，仿真时该文件也要加入工程 ...