秒表
通过Verilog HDl语言设计数字秒表,设计灵活。...
通过Verilog HDl语言设计数字秒表,设计灵活。...
基于Quartus的FIFO设计 Verilog HDL语言 含testbench...
秒表设计 verilog hdl quartusii 9.0 modelsim 仿真平台...
基于Altera公司系列FPGA(Cyclone EP1C3T144C8)、Verilog HDL、MAX7219数码管显示芯片、4X4矩阵键盘、TDA2822功放芯片及扬声器等实现了《电子线路设计• 测试• 实验》课程中多功能数字钟实验所要求的所有功能和其它一些扩展功能。包括:...
有实验结果,用MOSIN6编写的,是Verilog HDL语言实现的. 练习三 利用条件语句实现计数分频时序电路 实验目的: 1. 掌握条件语句在简单时序模块设计中的使用; 2. 学习在Verilog模块中应用计数器; 3. 学习测试模块的编写、综合和不同层次的仿真。 练习四 阻塞赋值与...