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2024-05-17 2 HDL流程

这是一个Verilog HDL编写的RISC cpu的程序，该程序共10个子程序，实现了简单的RISC cpu，可供初学者参考，学习硬件描述语言，及设计方法。该程序通过了modelsim仿真验证。

2015-03-26 138 HDL流程

2014-08-06 118 HDL流程

2016-08-30 68 HDL流程

2013-12-18 122 HDL流程

本程序（状态机）使用Verilog HDL语言编写，并通过QuestaSim仿真。

2013-12-26 40 HDL流程

2013-12-23 141 HDL流程

用verilong hdl语言编写的数据采样程序，A/D采用的是TLC5260

2017-06-28 135 HDL流程

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