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本文利用Verilog HDL 语言自顶向下的设计方法设计多功能数字钟，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过Altera QuartusⅡ 4.1 和ModelSim

2024-05-01 5 HDL+Testing

2013-12-15 67 HDL+Testing

2015-07-14 179 HDL+Testing

2013-12-29 64 HDL+Testing

2015-09-17 100 HDL+Testing

verilog hdl编写,六段流水线CPU.程序完整，功能强惊。分为多模块编写

2013-12-10 30 HDL+Testing

2015-04-19 195 HDL+Testing

2015-04-25 183 HDL+Testing

这是一个Verilog HDL编写的RISC cpu的程序，该程序共10个子程序，实现了简单的RISC cpu，可供初学者参考，学习硬件描述语言，及设计方法。该程序通过了modelsim仿真验证。

2015-03-26 138 HDL+Testing

概述:数字通信和自动化控制等领域的高速度发展和世界范围的高技术竞争对数字系统提出了越来越高的要求，特别是需要设计具有实时信号处理能力的专用集成电路，要求把包括多个CPU内核在内的整个电子系统综合到一个芯片(SOC)上。集成电...

2013-10-28 158 HDL+Testing

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