DDR+SRAM

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从手机输出log，记录DDR时序Pass和fail的信息，导入此工具，分析出最佳时序配置。

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该文档为DDR布线的一些总结，具有一定的参考价值

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基于DDR SDRAM控制器时序分析的模型，仅提供参考

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FPGA向SRAM中写入数据，VHDL编程

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FPGA向SRAM中写入数据，VHDL编程

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一个sram的源码程序，它是256kbx16bit的sram

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dsp用于测试外部sram，变量设置到5402外部sram中

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