D0
共 50 篇文章
D0 相关的电子技术资料，包括技术文档、应用笔记、电路设计、代码示例等，共 50 篇文章，持续更新中。
8051单片机SRAM数据存储器6264的扩展
CY6264的D0~D7接AT89C51的P00~P07,8051的P0口接一74HC373N芯片，74的D0~D7接P0口，且有八个10k的上拉电阻，74的Q0~Q7接6264的A0~A7
量产的USB控制模块CH375
预留并口（D7～D0，RD，WR，CS）和串口（TXD，RXD），及中断INT，用户灵活应用
简易计算器设计-msp430-C语言
本设计以低功耗单片机MSP430V136T、1602字符型液晶屏和4*4简易键盘为主要器件，来实现加、减、乘、除、开根号、平方、求倒数等运算。设计中分别采用P1口低4位和P2口低4位与键盘的行列线相连，用于采集中断信号并分析键值；键盘规格为4*4，由于所需的功能键数大于16，因此需要进行按键复用；单片机的P3口连接显示器的D0~D7端，用于输出显示数据或控制命令；选用P4口中的3、4和5口用于实现
DEI 1016 ARINC 429 Transceiver
The DEI 1016 provides an interface between a standard avionics type serial digital data bus and a 16-bit-wide
digital data bus. The interface circuit consists of a single channel transmitter with a
LS序列部分相关特性研究及其应用
该文研究了部分相关广义正交序列及N倍时延部分长度D0正交序列，重点对LS (Loosely Synchronized )序列的部分相关特性进行了分析。分析结果表明，LS序列具有4倍时延1/2序列长度部
基于基2的并行256，1024深度的FFT源代码verilog
<p>基于基2的并行256，1024深度的FFT源代码verilog</p><p><img src="/uploads/pic/d0/dd0/a1dc9fd97151b75d409cd1ab03791dd0-1.png" alt="基于基2的并行256，1024深度的FFT源代码verilog" title="基于基2的并行256，1024深度的FFT源代码verilog"></p>
在PC上用并行口模拟I2C总线的C源代码
在微机上模拟I2C总线的设计，用并行口的D0（PIN2）模拟SCL信号，用D1（PIN3）模拟SDA信号。
3D光立方毕业设计
本设计采用8*8*8 的模式，硬件主要分为三个模块：主控模块、驱动模块、显示模块。采用的主控芯片为STC12C5A60S2 芯片，驱动电路是采用我们常用74HC573数字芯片。数组 OUT[0]代表光立方从第一层 D0 到第八层 D0 的数据，以此类推数 组 OUT[1] 代表光立方从第一层 D1 到第八层 D1 的数据。本设计采用C语言编程，利用单片机控制LED的亮灭，采用延时控制LED亮灭时间
道路车辆功能安全 ISO26262 标准手册 中文版
<p>iso26262标准介绍</p><p>详细的中文解释</p><p><br/></p><p>ISO26262- ISO26262-1 适用范围和主要内容 </p><p> ISO26262 是 IEC61508 对 E/E 系统在道路车辆方面的功能安全要求的具体应用。它适用
于所有提供安全相关功能的电力、电子和软件元素等组成的安全相关系统在整个生命周期内
的所有活动。&n
LDPC码的FPGA实现
<p>LDPC码的FPGA实现 LDPC码的FPGA实现</p><p><img src="/uploads/pic/d0/cd0/676be799773de2d7b31b0f9cc2f21cd0-1.png" alt="LDPC码的FPGA实现" title="LDPC码的FPGA实现"></p>
1553b的编解码源程序 和仿真程序
<p>1553b的编解码源程序 和仿真程序</p><p><img src="/uploads/pic/d0/ad0/1f02ade558bb0060936b878960059ad0-1.png" alt="1553b的编解码源程序 和仿真程序" title="1553b的编解码源程序 和仿真程序"></p>
24位ADC驱动代码
<p>ADS1256 是TI（Texas I nstruments ）公司推出</p><p>的一款低噪声高分辨率的24 位Si gma - Delta（"</p><p>- #）模数转换器（ADC）。"- #ADC 与传统的</p><p>逐次逼近型和积分型ADC 相比有转换误差小而价</p><p>格低廉的优点，但由于受带宽和有效采样率的限</p><p>制，"- #ADC
链塔智库_华为区块链白皮书深度解读
<p>链塔智库_华为区块链白皮书深度解读</p><p><img src="/uploads/pic/d0/6d0/9fab00d0a1ab1acdfebfeb2a6c9c56d0-1.png" alt="链塔智库_华为区块链白皮书深度解读" title="链塔智库_华为区块链白皮书深度解读"><img src="/uploads/pic/d0/6d0/9fab00d0a1ab1acdfebfeb2
verilog实现I2C通信的slave模块源码状态机设位计可做I2C接口的仿真模型
<p>verilog实现I2C通信的slave模块源码状态机设位计可做I2C接口的仿真模型</p><p><br/></p><p>//`timescale 1ns/1ps</p><p>module I2C_slv (</p><p>input [6:0] slv_id,</p><p>input RESET,</p><p>input &nb
FPGA片内FIFO读写测试Verilog逻辑源码Quartus工程文件+文档说明 使用 FPGA
<p>FPGA片内FIFO读写测试Verilog逻辑源码Quartus工程文件+文档说明，使用 FPGA 内部的 FIFO 以及程序对该 FIFO 的数据读写操作。FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。</p><p>timescale 1ns / 1ps</p><p>////////////////////////////////////////
L6203直流电机驱动模块ALTIUM设计硬件原理图+PCB文件
<p>L6203直流电机驱动板模块ALTIUM设计硬件原理图+PCB文件,</p><p>2层板设计，大小为66x33mm，Altium Designer 设计的工程文件，包括原理图及PCB文件，可以用Altium(AD)软件打开或修改，可作为你的产品设计的参考。</p><p><img src="/uploads/pic/d0/1d0/949ba30f7990a4bb178ad78384e8d1d0
PCIe规范各版本合集 包括PCI_Express_Base 1.0a 2.0 2.1 3.0 4.
<p>PCIe规范各版本合集，包括PCI_Express_Base 1.0a、2.0、2.1、3.0、4.0、5.0 六个版本<img src="/uploads/pic/d0/8d0/725d81ed6e3f841d8c928abacb3cc8d0-1.png" alt="PCIe规范各版本合集 包括PCI_Express_Base 1.0a 2.0 2.1 3.0 4." title="PCI
8 KEYS 高抗干扰并防水+省电電容式觸摸按鍵VK3708BM SOP16
<p style="margin-top:0px;margin-bottom:0px;padding:0px;line-height:1.5;clear:both;color:#333333;font-family:"white-space:normal;">
<span style="font-size:22pt;font-family:simhei;"><span data-spm
8键高抗干扰并防水電容式觸摸按鍵VK3608BM SOP16电子元器件贴片
<p style="margin-top:0px;margin-bottom:0px;padding:0px;line-height:1.5;clear:both;color:#333333;font-family:"white-space:normal;">
<span style="font-weight:700;"><span data-spm-anchor-id="a261y.
-- Hamming Decoder -- This Hamming decoder accepts an 8-bit Hamming code (produced by the encoder a
-- Hamming Decoder
-- This Hamming decoder accepts an 8-bit Hamming code (produced by the encoder above) and performs single error correction and double error detection.
-- download from: www.pld.co