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FPGA+DA转换,ALTERA公司FPGA与DA实现,DA转换功能!

FPGA+DA转换,ALTERA公司FPGA与DA实现,DA转换功能!

标签： FPGA ALTERA DA 转换

上传时间： 2016-01-08

上传用户：lo25643
基于ALTERA的FPGA系统以太网通讯规约

基于ALTERA的FPGA系统以太网通讯规约

标签： ALTERA FPGA 以太网

上传时间： 2013-12-21

上传用户：zsjinju
一篇讲解ALTERA的FPGA如何实现SDR SRAM的指导文章。很有指导意义。

一篇讲解ALTERA的FPGA如何实现SDR SRAM的指导文章。很有指导意义。

标签： ALTERA FPGA SRAM SDR

上传时间： 2016-02-22

上传用户：wfeel
cy7c68013向外部发送一个数据

cy7c68013向外部发送一个数据，发送至fpga，fpga的实例程序

标签： c68013 68013 cy7 cy

上传时间： 2013-12-23

上传用户：hasan2015
此为使用DDS直接数字频率合成器之设计报告,作者相当的详细介绍DDS之原理以及使用Altera之FPGA做设计,供使用者参考.

此为使用DDS直接数字频率合成器之设计报告,作者相当的详细介绍DDS之原理以及使用Altera之FPGA做设计,供使用者参考.

标签： DDS Altera FPGA 数字频率合成器

上传时间： 2016-12-17

上传用户：源码3
OSD(on screen display)功能

OSD(on screen display)功能，基于Xilinx FPGA，在DM642上实现的

标签： display screen OSD on

上传时间： 2017-01-27

上传用户：a673761058
This document gives the code for programming a CC2500 transceiver using Altera Stratix FPGA. The FPG

This document gives the code for programming a CC2500 transceiver using Altera Stratix FPGA. The FPGA and CC2500 are connected through SPI mode with the FPGA as the master and CC2500 as the slave.

标签： programming transceiver document Stratix

上传时间： 2014-01-15

上传用户：wuyuying
SOC中的典型模块

SOC中的典型模块，是SOC必备的模块，可用于FPGA，嵌入式开发必备代码。

标签： SOC 典型模块

上传时间： 2017-09-28

上传用户：PresidentHuang
采用CPLD来培植ALTERA公司的CYCLONE系列FPGA

采用CPLD来培植ALTERA公司的CYCLONE系列FPGA，（AS，PS，FAS）可选

标签： CYCLONE ALTERA CPLD FPGA

上传时间： 2013-08-27

上传用户：it男一枚
（2，1，9）软判决Viterbi译码器的设计与FPGA实现

卷积码是无线通信系统中广泛使用的一种信道编码方式。Viterbi译码算法是一种卷积码的最大似然译码算法，它具有译码效率高、速度快等特点，被认为是卷积码的最佳译码算法。本文的主要内容是在FPGA上实现约束长度为9，码率为1/2，采用软判决方式的Viterbi译码器。本文首先介绍了卷积码的基本概念，阐述了Viterbi算法的原理，重点讨论了决定Viterbi算法复杂度和译码性能的关键因素，在此基础上设计了采用“串-并”结合运算方式的Viterbi译码器，并在Altera EP1C20 FPGA芯片上测试通过。本文的主要工作如下： 1.对输入数据采用了二比特四电平量化的软判决方式，对欧氏距离的计算方法进行了简化，以便于用硬件电路方式实现。 2.对ACS运算单元采用了“串-并”结合的运算方式，和全并行的设计相比，在满足译码速度的同时，节约了芯片资源。本文中提出了一种路径度量值存储器的组织方式，简化了控制模块的逻辑电路，优化了系统的时序。 3.在幸存路径的选择输出上采用了回溯译码方法，与传统的寄存器交换法相比，减少了寄存器的使用，大大降低了功耗和设计的复杂度。 4.本文中设计了一个仿真平台，采用Modelsim仿真器对设计进行了功能仿真，结果完全正确。同时提出了一种在被测设计内部插入监视器的调试方法，巧妙地利用了Matlab算法仿真程序的输出结果，提高了追踪错误的效率。 5.该设计在Altera EP1C20 FPGA芯片上通过测试，最大运行时钟频率110MHz，最大译码输出速率10.3Mbps。本文对译码器的综合结果和Altera设计的Viterbi译码器IP核进行了性能比较，比较结果证明本文中设计的Viterbi译码器具有很高的工程实用价值。

标签： Viterbi FPGA 软判决译码器

上传时间： 2013-07-23

上传用户：叶山豪