📚 Chip-R技术资料

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VERILOG HDL 实际工控项目源码

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📅 2013-09-05 👤 youmo81

VERILOG HDL 工控项目

用CPLD控制LED、数码管的显示源代码

工作原理：\r\n 脉冲输入，记录30个脉冲的间隔时间（总时间），LED显示出来，牵涉到数码管的轮流点亮，以及LED的码。输入端口一定要用个\r\n74LS14整一下，图上没有。数码管使用共阴数码管。MAXPLUS编译。\r\n测试时将光电门的信号端一块连接到J2口的第三管脚，同时第一管脚为地，应该...

📅 2013-09-05 👤 123454

CPLD LED 控制数码管

利用FPGA实现的可编程综合采样器

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📅 2013-09-06 👤 z754970244

FPGA 可编程采样

Allegro鼠标例程

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📅 2013-09-06 👤 siguazgb

Allegro 鼠标