CPU+cache
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这是一个Verilog HDL编写的RISC cpu的程序，该程序共10个子程序，实现了简单的RISC cpu，可供初学者参考，学习硬件描述语言，及设计方法。该程序通过了modelsim仿真验证。
2015-03-26
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引信双CPU安全系统控制技术研究
本文首先阐述了采用双CPU 控制引信安全系统的重大意义，并从硬件和软件两个方面说明了在设计过程中应遵循的原则。文章给出了单片机系统中常用的三种双CPU 连接形式，在此基础上以某型多功能引信为工程背景，
2024-01-22
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